[参考译文] DP83822I：PHY 上电之前的 LAN 电缆连接。 （来自链路伙伴 NLP/FLP 下冲的压力）

Kawai-san

PHY 通过外部分立式或集成式变压器连接。 该变压器具有多种功能、例如

• 阻抗匹 配：变压器使以太网电缆的阻抗与网络接口相匹配、可更大限度地减少可能导致失真并可能导致过冲和下冲的信号反射。
• 信号隔离： 它们将以太网器件与网络电气隔离、防止接地环路和共模噪声等问题、这些问题会降低信号质量并导致信号完整性问题。
• 共模抑制： 变压器可有效抑制共模信号、这会衰减电缆从环境中拾取的共模信号、从而提高信噪比。 这有助于 PHY 芯片更轻松地恢复数据信号、并降低信号衰减的可能性、信号衰减可能表现为下冲。

因此、PHY 基本上受到变压器保护、即使在关闭状态下连接到 LAN 时也不会损坏。

谢谢

David

尊敬的 David-san：

感谢您的支持。

我知道以太网 PHY 在 RJ45 连接器和 PHY 之间使用磁性元件。 即使发生隔离、我相信交流信号也可以通过变压器（（例如快速链路脉冲和正常链路脉冲（一组短脉冲））来检测 PHY <->PHY 连接。 由于存在信号隔离、未通电的 PHY 无法向信号线提供偏置电压、这意味着共模电压将为 0V。 由于链路脉冲很短、因此应至少存在一些下冲。

这可能是你的评论质疑。

1. 那么、如果下冲的峰值电压为–0.7V（低于绝对最大额定值的电压）、会发生什么情况？
   1. 电压是在靠近 PHY 的 PHY 和磁性元件之间的点测量的。  
   2. 在合规性测试中、链路脉冲波形模板似乎允许–3.0V 下冲。
2. 为什么你认为这种下冲发生?
   1. 它是否基于 PCB 设计？ 即阻抗不匹配？
3. 一般而言、如何尽量减少这种下冲？

此致、

Kawai

Kawai-san

如果 FLP 有下冲、PHY 内部 ESD 将钳位、从而保护 PHY 免受损坏。

下冲可能是由 PCB 设计的阻抗不匹配引起、或者负载可能不正确。 但是、如果 FLP 能够满足 802.3 FLP 模板并通过合规性测试、他们会担心什么？

谢谢

David

尊敬的 David-san：

我们只需要确保 TI 以太网 PHY 是否可以在系统断电的情况下保证长期运行、但链路伙伴已通电。

如果器件内部 ESD 钳制 FLP/NLP 下冲、则保护二极管的正向电流为几 mA~几十 mA、这会导致功耗。
ESD 必须将电压钳位在–0.5V 以上。 我当时认为此–0.5V 是保护二极管的导通电压。

由于系统（PHY 本身）断电、链路伙伴将继续发送带下冲的 NLP 或 FLP、这意味着保护二极管在每个脉冲间歇性地都有正向电流。  
我想知道这种情况是否可能损坏以太网 PHY 或影响长期稳定性和质量。

下面是链接脉冲模板。
我不认为在一般设计中存在如此大的下冲、然而、它允许低至–3.1V 下冲。

此致、

Kawai

Kawai-san

在这种情况下、我们没有看到任何长期稳定性或质量问题。 如果您查看我们的竞争对手 PHY、您会发现它们也具有相同的–0.5V 绝对最大额定值。 以太网 PHY 已经上市了很长时间、如果存在问题、我们会加以了解、 因为连接到开机 PC 是一种很常见的用例。

谢谢

David  

尊敬的 David-san：

我们明白、在市场上的这种常见情况下、包括竞争器件、不会出现任何问题。 但是、MDI 输入可能会超过绝对最大额定值。 因此、我们需要阐明该规格。

这是否意味着该设备可以接受在链路脉冲模板方面超过绝对最大额定值–3.1V 的电压输入？ 那么,绝对最大额定值的定义是什么?

我的理解是、任何电压超过绝对最大额定值的器件都会损坏、无法保证器件正常运行或性能。

如果器件无法接受任何低于–0.5V 的电压、这意味着我们不建议用户使用与供电链路伙伴之间未供电的 PHY 电缆连接的用例。

在大多数情况下、我认为下冲应低于绝对最大额定值。
但是、在某些情况下、器件可能会收到下冲、例如基于电路板设计（例如模板）的–0.7V (<–0.5V)。

此致、

Kawai

Kawai-san

请让我在内部讨论、并在下周前为您提供答案。

谢谢

David

尊敬的 David-san：

感谢您的回答。

这不是实际问题。 这是我们的理论问题。 我们需要了解器件存在此类下冲时的行为。

尽管我们不知道链路伙伴链路脉冲行为、但我们知道 PHY 接收下冲应处于器件性能和质量的绝对最大额定值范围内。

此致、

Kawai