[参考译文] TCAN11625-Q1：TS 引脚

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1553338/tcan11625-q1-ts-pin

器件型号：TCAN11625-Q1

工具/软件：

您好的团队、

我的客户 Joyson 在其工程中使用 TCAN11625DMTRQ1。它们遇到了一个问题、即当使用低上升压摆率 Vsup 时 TS 引脚不会变为高电平。您能帮助分析原因吗？谢谢。

Sch： e2e.ti.com/.../8780.CAN.pdf

低压摆率 Vsup：

高压摆率 Vsup

此致、

张晓伟

3 个月前

0 admin 3 个月前

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您好的团队、

与客户进行检查后、可能是由于以下情况导致的问题：如果 MCU 在将 nSLP 引脚推至高电平后的 4ms 内未检测到 TS 高电平、客户将手动将 nSLP 引脚拉至低电平。

因此、他们问在将 nSLP 引脚推至高电平后检测 TS 高电平的最小间隔是多少？

此致、

张晓伟

0 admin 3 个月前

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尊敬的 Xiaowi:

感谢您的联系。这很可能是因为 VIO 的上升速度慢于预期、并且/或 nRST 没有被保持足够长的时间。此处播放的时序规格为 t_POWER_UP（保持 VSUP 高于 4.42V）、t_UVIO（保持 VIO 高于 1.65V）和）和 t_nRST_COLD（在冷启动事件期间将 nRST 保持在高电平）。 VSUP 需要保持在 4.42V 以上并持续 4ms、VIO 需要保持在 1.65V 以上并持续 12us、并且 nRST 需要保持高电平 27ms。这为您提供了 31.012ms、以及 VSUP 和 VIO 电源轨达到其最小阈值所需的时间、直到您开始将 nSLP 驱动为高电平。您可以在第二个屏幕截图中看到当 VSUP 和 nSLP 保持高电平的时间更长时如何发生这种情况。

能否与包含的 VIO 和 nRST 共享相同的波形？

此外、您可以移除 TS 引脚的上拉电阻。它是推挽输出、因此不需要上拉电阻器。

此致、

马特

0 admin 3 个月前

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尊敬的 Matt：

感谢您的答复。

客户询问在 nSLP 拉至高电平？μ s 后 TS 引脚将置为有效多长时间

此致、

张晓伟

0 admin 3 个月前

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尊敬的 Xiaowi:

仅当器件处于 NORMAL 模式时、TS 才会变为高电平。 nSLP 不是这里唯一的瓶颈。如上所述、VSUP、VIO 和 nRST 需要先上电、然后器件读取 nSLP 上的电压。由于我不知道 VIO 和 nRST 在客户系统中的发展速度有多快、因此在 TS 被驱动为高电平之前、我无法对总等待时间做出准确的陈述。

知道 VIO 和 nRST 上升时间后、可以通过将以下时间相加来计算 TS 被驱动为高电平之前的总时间：

VSUP 上升时间至 4.42V：~91ms（从第 1 次屏幕截图开始）
T_power：4ms
VIO 上升时间降至 1.65V：未知
T_UVIO：12us
nRST 上升至 VIH 的时间：未知
T_nRST_COLD：27ms
t_nSLP_Fltr：7.5us
T_CAN_ACTIVE：2 μ s

假设满足所有其他建议运行条件、将所有这些值相加将得到 TS 变为高电平所需的最长时间。

此致、

马特

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