[参考译文] TMUXHS4212：级联实现

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1567303/tmuxhs4212-cascaded-implementation

器件型号：TMUXHS4212

工具/软件：

您好团队：

您能否帮助您查看之前与 Blok 图沟通过的级联实施方案的原理图？

e2e.ti.com/.../TMUXHS4212_5F00_cascaded_5F00_Implementation.pdf

请确认两个多路复用器 Tx 侧的耦合电容要求。

但在执行以下测试时、我们的带宽非常低、为~100Mbps。

我们使用带有直接 I/O 的 FiO 执行了顺序和随机读/写测试

用于测试接口的设备是 Sabrent 512GB Rocket NVMe PCIe M.2 2242 SSD。

测试设置摘要
----------------------------
工具： 带 libaio 引擎和直接 I/O 的 FiO
块大小： 1M 用于顺序、4K 用于随机
设备： Sabrent 512GB Rocket NVMe PCIe M.2 2242 SSD
安装点： /mnt/PCIe

请提供帮助。

3 个月前

0 admin 3 个月前

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尊敬的 Yasar：

您选择的耦合电容器似乎适用于该高速应用
我们有一个有关多路复用器级联效应的常见问题解答、其中提供了有关此类配置中带宽降级的信息。通常、在进行级联时、损耗会翻倍。
虽然您的原理图设计看起来确实不错、但我注意到您在 PCIe CLK MUX2 和 PCIe MUX1 上有未连接的引脚。这在低频环境中可能很好、但在高速环境中、您需要对其进行端接、以避免潜在的噪声耦合和信号完整性问题。

谢谢您、

Arya

0 admin 3 个月前

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尊敬的 Arya：

感谢您的反馈。

那么、此处建议使用的未使用引脚端接是什么？

0 admin 3 个月前

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尊敬的 Yasar：

我们建议通过端接电阻器（通常为 50 Ω 电阻器）将这些未使用的输入连接到 GND。

谢谢您、

Arya

0 admin 3 个月前

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谢谢

0 admin 3 个月前

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您好 Arya、

我在这里有一个后续问题。

您提到的是接口的模拟带宽（–3dB 滚降）还是量化数字带宽？
因为就级联多路复用器和术语“带宽“而言、这两者并不相同。

您能澄清一下吗？

此外、您是否认为 SoC/MUX 侧的任何 SW 优化都有助于提高级联实现中的带宽？

0 admin 3 个月前

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尊敬的 Yasar：

是的、它指的是–3dB 滚降点。物理限制是这里的主要组成部分。

所述的带宽限制是多路复用器物理特性的直接结果。级联它们时、信号路径的总导通电阻和导通电容会增加。这会创建一个更高阶的低通滤波器、该滤波器本身具有较低的截止频率（带宽更小）。因此、我认为优化软件不会帮助改善物理限制。

谢谢您、
Arya

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