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[参考译文] DS90UB934-Q1：芯片要求咨询

admin
Guru**** 2582405 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1575561/ds90ub934-q1-chip-requirements-consultation

器件型号：DS90UB934-Q1


工具/软件：

尊敬的先生

确认以下规格：

① FPD-Link III 接收器 VID 和 VIN 是否有最大值？ 测量的波形是否符合规格？请参阅随附的文件以了解测量波形。

② tCHL (PCLK & ROUT[7：0]、HSYNC、VSYNC) 是否有最小值？ 测得的最小值为 1.7ns、是否符合规范？e2e.ti.com/.../DS90UB934-QA-LIST_5F00_20251013.xlsx

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    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、

    有关 稳健链路所需的通道特性、请参阅 FPD-Link 通道规格。 这是指  通道必须满足的插入损耗、回波损耗和阻抗特性。 此通道规范可通过您当地的 TI Field APPS 成员获得。

    对于 tCHL 和 tCLH、这些时间在下面的数据表中指定、1.7ns 的测量值符合数据表规格、因为它低于 2.8ns 的最大值。

    此致、

    Thomas

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    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    亲爱的托马斯

    tCHL (PCLK 和 ROUT[7：0]、HSYNC、VSYNC) 是否有最小值要求？

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    TI__Guru**** 2582405 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Wang：

    由于转换时间取决于引脚上的容性负载、因此这些值没有指定最小值。

    此致、

    Thomas