请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：DS90UA101-Q1主题中讨论的其他器件： DS90UA102-Q1
工具/软件：
您好的团队、
您能帮助检查 DS90UA101-Q1 是否可以满足这些协议吗？
SPI、I2C、I2S、TDM、S/PDIF
或者是否有任何其他推荐器件？
谢谢、
Leo
工具/软件：
您好的团队、
您能帮助检查 DS90UA101-Q1 是否可以满足这些协议吗？
SPI、I2C、I2S、TDM、S/PDIF
或者是否有任何其他推荐器件？
谢谢、
Leo
尊敬的 Miguel：
感谢您的答复。
这是我们的系统方框图、可供您参考。
您能否帮助检查 DS90UA101-Q1 是否适用于此架构、并分享针对该应用的任何电路设计建议？
谢谢、
JH
尊敬的 Miguel：
I²S 我们的集成计划：我们的天线模块将包括一个广播调谐器（基于 NXP、μ I²C +μ C/TDM）和一个 SDARS 调谐器（UART 控制+μ I²S 音频）。 在 IVI 侧、一次只有一个音频源处于活动状态。
我们目标在一根电缆上保持单个 FPD-Link III (DS90UA101-Q1/DS90UA102-Q1) 链路：
-μ I²S /TDM（主数字音频）
I²C μ A（控制）
-GPIO（复位/中断/源选择）
I²C
SDARS UART 控制、I²C 计划在模块侧（无 MCU）放置一个小型 Δ Σ UART 桥接 IC、通过 UA101/UA102 Δ I 直通进行控制。
请您就以下内容提供建议？
参考设计/应用手册/用于在 UA101/UA102（单同轴电缆/STP）上组合 I²C Ω+ I²S μ A/TDM + GPIO 的引脚映射。
音频时钟引导：建议的寄存器设置（极性/相位、BCLK/LRCLK/MCLK 的主/从、TDM 时隙映射）和我们应该注意的任何限制。
I²C Ω UART 桥接器时的 I²CΩ 直通性能注意事项（典型 UART 高达 115200bps）。 有关反向通道延迟/吞吐量或可靠性的任何注释。
如果有 UA101/UA102 系列器件支持本机 UART 隧道、或批准的将反向通道/GPIO 用于 UART 的方法、请建议使用该器件、这样我们就可以避免使用桥接 IC。
音频时钟和数据的布局/EMC 技巧（例如，BCLK/LRCLK/MCLK 路由，阻抗目标，与射频输入的隔离）、以及您建议用于链路的任何电源/复位时序实践。
I²S 的目的是仅保留一个 SERDES 对、同时保持客户 IVI 接口的灵活性（μ C/TDM 作为主路径、可选 S/PDIF 保留）。
非常感谢您的支持和指导、
JH SU
尊敬的 JH SU：
非常感谢您持续的耐心等待、
参考设计/应用手册/引脚映射、用于在 UA101/UA102 上组合 I²C μ I²S + μ A/TDM + GPIO（单同轴电缆/STP）。[/报价]您可以参考以下应用手册：
我还提供 EVM 用户指南、因为其中包含实现其中某些特性的原理图和 BOM。
音频时钟指导：推荐的寄存器设置（极性/相位、BCLK/LRCLK/MCLK 的主/从器件、TDM 时隙映射）和我们应注意的任何限制。部分介绍了数据的音频讨论 “串行音频格式“ DS90UA101-Q1 多通道数字音频串行器数据表（修订版 A）。
电气特性也在下定义 “ 推荐的 SCK 时序“ 部分。
附加这两个应用手册（其中一个重复）：
- 通过具有双向控制通道的 FPD-Link III 进行 I2C 通信（修订版 A）
- I2C 总线上拉电阻器计算
- DS90UA101-Q1 多通道数字音频串行器数据表（修订版 A）的数据表部分 双向控制总线时序规格
- 数据表的本节包括 DS90UA101/102-Q1 可用于 I2C 通信和最大时序的特定时序
如果有一个 UA101/UA102 系列器件支持本机 UART 隧道、或对于 UART 使用反向通道/GPIO 的批准方法、请推荐它、这样我们就可以避免使用桥接 IC。我还在研究这个问题、但我不知道是否肯定旧版器件支持 UART 协议。
音频时钟和数据（例如，BCLK/LRCLK/MCLK 路由，阻抗目标，与射频输入的隔离）的布局/EMC 技巧、以及您为链接推荐的任何电源/复位时序实践。根据 FPD3 布局指南附加本指南：
我的电源时序建议包括：SoC -> UA101 初始化-> UA102 初始化->目标模块。
此致、
Miguel
