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[参考译文] SN65DSI84：请求为 SN65DSI84 提供正确的 DSI 调谐器输入值（双 LVDS、CM4S→LCD 面板）

admin
Guru**** 2694555 points

Other Parts Discussed in Thread: SN65DSI84-Q1, SN65DSI84, SN65DSI83

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1584955/sn65dsi84-request-for-correct-dsi-tuner-input-values-for-sn65dsi84-dual-lvds-cm4s-lcd-panel

器件型号： SN65DSI84
主题中讨论的其他器件：、 SN65DSI83

image.png

 

 

您好 TI 支持团队：

我们使用的是 Raspberry Pi 计算模块 4S (CM4S) 和 SN65DSI84-Q1 将 DSI 转换为 双路 LVDS LCD 面板的 GPIO 输出。

我们希望生成正确的结果 使用 SN65DSI8x DSI 调谐器工具时的寄存器设置 、但我们不确定根据我们的面板规格在工具中输入的确切时间值。

以下是面板数据表中的时序信息（仅降压模式，60Hz）：

参数 符号 典型值 人员
水平活动 Tdisp (h) 960 Tclks
水平消隐 Tblk(h) 322. Tclks
垂直活动 Tdisp (v) 540 TH
垂直消隐 Tblk (v) 45 TH
像素时钟 Fclk 45 MHz
帧频率 FV. 60 Hz
水平频率 Fh 35.1. KHz

我们的配置：

  • 输入： 来自 Raspberry Pi CM4S 的 DSI

  • 输出： 双 LVDS（A/B 通道激活）

  • REFCLK： 已连接但无外部时钟源（使用 DSI 时钟输入）

请确认：

  1. 事件 值应输入到 DSI 调谐器工具中 （用于像素时钟，水平/垂直活动、消隐、同步宽度、前沿/后沿、 等）进行编程？

  2. 不限 示例配置 或 参考工程 接近这个时间？

非常感谢您的指导和支持。
此致、

  • 0
    TI__Guru**** 2694555 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好：

    以下是使用此工具的指南： https://www.ti.com/lit/an/slla332b/slla332b.pdf?ts = 1746586623218

    以下是一个显示如何输入这些值的示例： 【常见问题解答】SN65DSI84：如何为单通道 DSI 转双通道 LVDS 配置 SN65DSI84 和 SN65DSI85

    在第一项测试中、我们建议使用 TEST PATTERN 函数将生成的图形输出到 LVDS 显示器。 但是、仍需要 DSI 时钟输入或 REFCLK 输入、还应将值输入到调谐器。

    此致、
    Ikram

  • 0
    TI__Guru**** 2694555 points
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    尊敬的 Ikram：
    我使用测试了配置 DSI83/84/85/86 调谐器 按照您的建议（随附屏幕截图）。

    • 面板：1920×1080 LVDS、单通道

    • 桥接器：SN65DSI84

    • 主机：Raspberry Pi 计算模块 4（DSI1 接口）

    我发现了一种奇怪的行为：

    • 仅当我使用时 4 个 DSI 数据通道 、“调谐器“显示所有值均有效、但 LVDS 显示屏上没有图像 。

    • 降至 3 条 DSI 通道 、调谐器显示计时错误（无效）、但是 工作原理 ,虽然它显示 间歇性闪烁 。

    请告知：

    1. 为什么 3 信道（调谐器中无效）仍然工作时 4 信道配置失败？

    2. 当源 (Raspberry Pi DSI) 提供 4 个通道时、DSI 通道同步或 PLL 锁定是否存在任何已知问题？

    3. 在这种情况下、您是否建议强制 REFCLK 模式、而不是使用 DSI CLK 作为 LVDS 源？

    DSI 时钟频率和时序参数直接来源于面板规格和调谐器工具（随附了屏幕截图）。

    非常感谢您的帮助。

    此致、
    Ahn

    ....

  • 0
    TI__Guru**** 2694555 points
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    TI__Guru**** 2694555 points
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    您好：

    输入的时序是否符合显示要求？ 在最初的帖子,共享的分辨率是 960 x 540,但在这里的编程,它是 1920 x 1080。 显示面板数据表针对这些时序提到了什么？

    您还能通过 GUI 上的“面板输入“选项卡分享 LVDS 时序吗？

    对于 DSI 时钟、支持的最大时钟速率为 500MHz、因此请将其编程为处于该限制范围内、它应该支持此处的分辨率。 并相应地更改调谐器工具中的 DSI 时钟速率和分频器。

    要回答您的问题：

    1. 为什么 3 信道（调谐器中无效）仍然工作时 4 信道配置失败？

      请将 DSI 锁定速率设置在 500MHz 限制范围内、您可以使用本分辨率指南来计算 DSI 时钟频率。 您可以在以下示例中输入精确的 PCLK 计算 、而不是使用近似值：【常见问题解答】SN65DSI84：SN65DSI83、SN65DSI84 和 SN65DSI85 分辨率指南

    2. 当源 (Raspberry Pi DSI) 提供 4 个通道时、DSI 通道同步或 PLL 锁定是否存在任何已知问题？

      请在规格范围内设置 DSI 时钟频率、您可以尝试使用 4 通道和 3 通道 DSI 进行检查。

    3. 在这种情况下、您是否建议强制 REFCLK 模式、而不是使用 DSI CLK 作为 LVDS 源？

      在此处使用 DSI 时钟应该是可以接受的。 但是、对于测试模式（测试目的）或如果对 DSI 时钟 SI 或抖动存在问题、则可能 也有助于使用 REFCLK 作为替代方案。 第一步、我们建议使用 DSI CLK。

    此致、
    Ikram

  • 0
    TI__Guru**** 2694555 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    该面板是 1920×540 双通道 LVDS 显示器（每个通道 960×540）。
    “Panel Inputs“选项卡中的时序值对应于一个 LVDS 通道 (960×540)、而不是完整的 1920×1080 面板。
    因此、调谐器工具中的设置与面板的数据表规格相匹配。
    以下是 LVDS 时序摘要：

    • H：960 个活动状态、40 个同步状态、82 个前沿、200 个后沿（共 1282 个）

    • v：540 活动、12 同步、12 个前沿、18 个后沿（共 582 个）

    • 双路 LVDS、24bpp、DE 正、HSYNC/VSYNC 负。

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    TI__Guru**** 2694555 points
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    您好：

    DSI 输入（由视频源提供至 DSI84）应与“Panel Inputs“选项卡中的 LVDS 时序相匹配。 唯一需要考虑的是、像素被分割到两个 LVDS 通道上、因此水平值将减半。 垂直值将相同

    在当前设置中、DSI 输入显示 1920 x 1080、而 LVDS 面板输入显示 1920 x 540。 如果可能、请查看面板数据表并在此处分享以确定要使用的值。



    PCLK、LVDS 时钟速率和 DSI 时钟频率：
     
    双通道 LVDS 时钟速率=(Htotal * Vtotal * fps)/2 =(2242 px * 582 行* 60Hz)/2 = 39.145320MHz  
                           ~= 39MHz

    3 个通道、
    DSI 时钟频率=(2 * LVDS CLK * bpp)/（2 *# DSI 数据通道）=(39MHz * 24bpp)/(2 * 3)
                    ~= 312MHz


    具有 4 个通道、
    DSI 时钟频率=(2 * LVDS CLK * bpp)/（2 *# DSI 数据通道）=(39MHz * 24bpp)/(2 * 4)
                    ~= 234MHz  



    有关参考： 【常见问题解答】SN65DSI84：SN65DSI83、SN65DSI84 和 SN65DSI85 解决方案指南

    DSI 输入

    对于 1920 x 540 的面板分辨率、DSI 输入应为 1920 x 540。 在您共享的图像中、垂直显示为 1080p。 请更改此值以匹配 1920 x 540。

    此外、根据使用的 DSI 数据通道数量、DSI 时钟频率、分频器和 LVDS 时钟速率应类似于前面提到的内容进行更新。



    LVDS 面板输入

    垂直的 LVDS 时序应保持不变、水平值减半、因为它是在两个 LVDS 通道上分开的。 但是、在您的设置中、它表明消隐没有减半。

    请更新此项、以便将活动值和垂直值减半。  有关参考： 【常见问题解答】SN65DSI84：如何将 SN65DSI84 和 SN65DSI85 配置为单通道 DSI 转双通道 LVDS


    例如、如果 DSI 输入为：

    HPW = 40
    HBP = 200
    HFP = 82
    HActive = 1920

    然后、LVDS 时序将减半：

    HPW = 20
    HBP = 100
    HFP = 41.
    HActive = 960


    此致、
    Ikram

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    TI__Guru**** 2694555 points
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    尊敬的 Ikram：

    我重新配置了所有内容、就像您在之前的消息中提到的一样。
    我在 DSI 调谐器中输入了相同的时序值（适用于 1920×540 双 LVDS）、生成了寄存器映射、并将这些寄存器设置应用于 SN65DSI84。

    但是、在应用新配置后、 PLL 完全不再锁定 。
    以前、PLL 有时会锁定、但现在它一直出现故障。

    下面是一个简短的总结：

    • DSI 输入时序：1920×540

    • 双通道 LVDS（每个 960×540）

    • DSI 时钟≈270MHz（来自 SoC 日志）

    • LVDS 时钟≈45MHz

    • REFCLK 源= DSI 时钟

    而且,在调谐器工具中,即使我输入了 非零值 指定 Vsync 后沿、前沿和 HSync 前沿 、
    该工具会自动更改并显示为 0 。
    您能否证实为什么会发生这种情况？
    这是工具的故意行为、还是在此模式下忽略这些参数？

    我的初始化日志如下所示：

    [ 15.105793] sn65dsi83 0-002c：[SN65DSI84]禁用 EN GPIO
    [ 15.163693] vc4_DSI fe700000.DSI：DSI 时钟：270000000Hz
    [ 15.164808] vc4_DSI fe700000.DSI：[VC4 DSI] CLK 通道处于 HS 状态
    [ 15.164813] vc4_DSI fe700000.DSI：[VC4 DSI]数据通道处于 LP11 停止状态
    [ 15.164828] sn65dsi83 0-002c：[SN65DSI84] EN 引脚高电平
    [ 15.175677] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_RESET (0x09)：0x00
    [ 15.176032] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_PLL_EN (0x0D)：0x00
    [ 15.176380] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_LVDS_PLL (0x0A)：0x03
    [ 15.176720] sn65dsi83 0-002c：[SN65DSI84]写入 REG_DSI_CLK (0x12)：0x36
    [ 15.177043] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_DSI_CLK (0x0B)：0x28
    [ 15.177377] sn65dsi83 0-002c：[SN65DSI84]写入 REG_DSI_LANE (0x10)：0x26
    [ 15.177712] sn65dsi83 0-002c：[SN65DSI84]写入 REG_DSI_EQ (0x11)：0x00
    [ 15.178044] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_FMT (0x18)：0x0C
    [ 15.178377] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_VCOM (0x19)：0x05.
    [ 15.178706] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_LANE (0x1A)：0x03
    [ 15.179047] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_CM (0x1B)：0x00
    [ 15.179814] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_ACTIVE_LINE_LENGTH (0x20~0x21)：0x0780
    [ 15.180256] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_vertical_display_size (0x22~0x23)：0x021C
    [ 15.180696] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_SYNC_DELAY (0x28~0x29)：0x0021
    [ 15.181135] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_HSYNC_PULSE_WIDTH (0x2C~0x2D)：0x0050
    [ 15.181592] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_VSYNC_PULSE_WIDTH (0x30~0x31)：0x000C
    [ 15.181611] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_ORIGINA_BACK_CHEN (0x34)：0xA4
    [ 15.181942] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_vertical 后沿 (0x36)：0x0C
    [ 15.182295] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_ORIGINA_FIRST_CHEN (0x38)：0x2AC
    [ 15.182640] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_vertical front_fischan (0x3A)：0x12
    [ 15.182993] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_TEST_PATTERN (0x3C)：0x00
    [ 15.183330] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_PLL_EN (0x0D)：0x01
    [ 15.199592] vc4_DSI fe700000.DSI：[VC4 DSI]视频流已启动、STAT=0x55020000
    [ 15.199642] vc4_DSI fe700000.DSI：在流期间、[VC4 DSI] CLK 通道处于 HS 模式
    [ 15.200115] sn65dsi83 0-002c：[SN65DSI84]清除 IRQ_STAT (0xE5)：0x01

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    TI__Guru**** 2694555 points
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    您好：

    您能否改用 0x35、而不是写入“Write REG_DSI_CLK (0x12)：0x36“？  
    由于 270MHz 降至阈值、边际利率可能会出现问题。

    为了检查 PLL 锁定、您是从 0xE5 寄存器读取吗？

    使用 DSI 调谐器、您能给我们展示一下它在哪里显示 0 值吗？ 我在屏幕截图中找不到。
    它似乎来自 init。 日志、以指明仍为时序写入这些值。

    此致、
    Ikram

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    TI__Guru**** 2694555 points
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    尊敬的 Ikram：

    感谢您的建议。
    我尝试了改变 REG_DSI_CLK(0x12)同时发生击穿 0x35 和 0x37 、但在这两种情况下都是 PLL 仍然不锁定 。

    我通过读取验证了 PLL 状态 寄存器 0xE5 、返回的值为 0x01 、

    相关 DSI 调谐器 ：
    即使我手动为输入了非零值也是如此 VSYNC 后沿 、 VSYNC 前沿 、
    和 HSYNC 前沿 、该工具会自动将其重置为 0 更新器件固件。
    我在下面附上了一个显示此行为的屏幕截图。

    您能否确认调谐器是否有意将这些参数强制为零
    更大、还是这可能是错误？

    此外、我想澄清一下如何计算 REFCLK 频率 使用时 外部基准时钟 而不是 DSI 时钟。
    是否有具体的公式或指南来确定稳定 PLL 运行的正确 REFCLK 值？

    此致、
    Ahn

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    TI__Guru**** 2694555 points
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    您好：

    您能否确认 DSI 时钟在初始化期间是否处于 HS 状态、以及它是否为预期频率？ 如果频率不在此处预期的范围内、可能会出现 PLL 解锁问题。

    REFCLK 频率将取决于您在这里连接的时钟。 在原理图中、它似乎通过电阻器接地。 是否有替代路径来连接基准时钟？

    若要设置 REFCLK、在 DSI 调谐器 GUI 上、您 需要将 CLK 源设置为 REFCLK、然后使用倍频器设置 LVDS 时钟。
    LVDS 输出时钟必须是 REFCLK 的倍数。 例如、如果 REFCLK 为 27MHz、倍频器为 6、则 LVDS 时钟输出为 27 * 6 = 162MHz。


    对于 DSI 调谐器、 0x0 输出是因为其中一些时序寄存器仅用于测试图形生成。 这是预料之中的。 但是、如果使用了测试图形色条、则需要设置这些寄存器、并且在启用测试图形时 GUI 会输出这些寄存器。

    此致、
    Ikram

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    尊敬的 Ikram：

    以下是初始化期间的 DSI 状态：

    [ 15.163693] vc4_DSI fe700000.DSI：DSI 时钟：270000000Hz
    [ 15.164808] vc4_DSI fe700000.DSI：[VC4 DSI] CLK 通道处于 HS 状态
    [ 15.164813] vc4_DSI fe700000.DSI：[VC4 DSI]数据通道处于 LP11 停止状态
    [ 15.164828] sn65dsi83 0-002c：[SN65DSI84] EN 引脚高电平
    [ 15.175677] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_RESET (0x09)：0x00

    如上所示、 DSI 时钟在 270MHz 处稳定 、
    。 CLK 通道处于 HS 状态 和 数据通道处于 LP11 状态 初始化期间调用。

    我还有一个关于0x00 DSI 调谐器输出中所示的寄存器的问题。

    您提到这些寄存器仅用于测试图形生成。
    在这种情况下、当测试图形模式为时 不会 启用（正常视频输入模式）、
    这些寄存器是否应该显式设置为0x00、或者如果使用以前调优结果中的非零值配置这些寄存器、是否可以接受？

    我只想确认在正常运行时向这些寄存器写入非零值是否会影响显示输出或 PLL 行为。

    此致、
    Ahn

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    TI__Guru**** 2694555 points
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    您好：

    使用测试图形模式时、不必设置寄存器。 您可以将这些值保留为非零值、或将它们设置为 0x0；任何一种情况都可以。

    在您的电路板原理图上、是否有办法组装参考时钟或外部时钟源？ 如果没有、您可以再次尝试使用 DSI 时钟。

    在初始化期间、您能否检查是否执行了所有步骤、包括延迟、例如 PLL 启用和软复位之间的延迟等

    此致、
    Ikram

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    TI__Guru**** 2694555 points
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    你好、Ikram

    从现在起,我将与一个金素一起在这里发帖。

    安晋洙和我正在研究同一个项目。
    Ahn Jinsu 是一名软件工程师、是一名硬件工程师。

    即使我将外部时钟连接到引脚 17、也会发生闪烁。

  • 0
    TI__Guru**** 2694555 points
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    尊敬的 Ikram：

    我确认我们仔细遵循了所有初始化步骤和延迟、甚至比数据表中规定的时间更长。
    每次寄存器写入后、我还通过读回这些值来验证这些值、并且这些值被正确写入。

    但是、PLL 仍然无法锁定。 该IRQ_STAT(0xE5)寄存器始终读取0x01、表示 PLL 解锁。
    下面是供您参考的初始化日志:

    [ 4.992498] sn65dsi83 0-002c：[SN65DSI84]禁用 EN GPIO
    [ 5.049911] vc4_DSI fe700000.DSI：DSI 时钟：270000000Hz
    [ 5.050982] vc4_DSI fe700000.DSI：上电后[VC4 DSI]：STAT=0x55000000
    [ 5.050995] vc4_DSI fe700000.DSI：[VC4 DSI] CLK 通道未处于 HS 状态
    [ 5.051003] vc4_DSI fe700000.DSI：[VC4 DSI]数据通道处于 LP11 停止状态
    [ 5.051017] sn65dsi83 0-002c：[SN65DSI84] EN 引脚低电平
    [ 5.081835] sn65dsi83 0-002c：[SN65DSI84]等待 30ms
    [ 5.081860] sn65dsi83 0-002c：[SN65DSI84] EN 引脚高电平
    [ 5.112905] sn65dsi83 0-002c：[SN65DSI84]等待 30ms
    [ 5.113333] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_RESET (0x09)：0x01
    [ 5.113861] sn65dsi83 0-002c：[SN65DSI84]读取 REG_RC_RESET (0x09)：0x01
    [ 5.114237] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_PLL_EN (0x0D)：0x00
    [ 5.114890] sn65dsi83 0-002c：[SN65DSI84]读取 REG_RC_PLL_EN (0x0D)：0x01
    [ 5.115241] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_LVDS_PLL (0x0A)：0x03
    [ 5.115710] sn65dsi83 0-002c：[SN65DSI84]读取 REG_RC_LVDS_PLL (0x0A)：0x03
    [ 5.116057] sn65dsi83 0-002c：[SN65DSI84]写入 REG_DSI_CLK (0x12)：0x36
    [ 5.116084] sn65dsi83 0-002c：[SN65DSI84]读取 REG_DSI_CLK (0x12)：0x36
    [ 5.116412] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_DSI_CLK (0x0B)：0x28
    [ 5.116437] sn65dsi83 0-002c：[SN65DSI84]读取 REG_RC_DSI_CLK (0x0B)：0x28
    [ 5.116771] sn65dsi83 0-002c：[SN65DSI84]写入 REG_DSI_LANE (0x10)：0x26
    [ 5.116794] sn65dsi83 0-002c：[SN65DSI84]读取 REG_DSI_LANE (0x10)：0x26
    [ 5.117120] sn65dsi83 0-002c：[SN65DSI84]写入 REG_DSI_EQ (0x11)：0x00
    [ 5.117143] sn65dsi83 0-002c：[SN65DSI84]读取 REG_DSI_EQ (0x11)：0x00
    [ 5.117478] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_FMT (0x18)：0x0F
    [5.117501] sn65dsi83 0-002c：[SN65DSI84]读取 REG_LVDS_FMT (0x18)：0x0F
    [ 5.117919] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_VCOM (0x19)：0x05.
    [5.117945] sn65dsi83 0-002c：[SN65DSI84]读取 REG_LVDS_VCOM (0x19)：0x05.
    [ 5.118279] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_LANE (0x1A)：0x03
    [ 5.118300] sn65dsi83 0-002c：[SN65DSI84]读取 REG_LVDS_LANE (0x1A)：0x03
    [ 5.118633] sn65dsi83 0-002c：[SN65DSI84]写入 REG_LVDS_CM (0x1B)：0x00
    [ 5.118664] sn65dsi83 0-002c：[SN65DSI84]读取 REG_LVDS_CM (0x1B)：0x00
    [ 5.119095] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_ACTIVE_LINE_LENGTH (0x20~0x21)：0x0780
    [ 5.119123] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_ACTIVE_LINE_LENGTH (0x20~0x21)：0x0780
    [ 5.119554] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_TRADIVED_DISPLAY_SIZE (0x22~0x23)：0x021C
    [ 5.119592] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_TRADIVED_DISPLAY_SIZE (0x22~0x23)：0x021C
    [ 5.120026] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_SYNC_DELAY (0x28~0x29)：0x0021
    [ 5.120060] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_SYNC_DELAY (0x28~0x29)：0x0021
    [ 5.120483] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_HSYNC_PULSE_WIDTH (0x2C~0x2D)：0x0028
    [ 5.120505] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_HSYNC_PULSE_WIDTH (0x2C~0x2D)：0x0028
    [ 5.120927] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_VSYNC_PULSE_WIDTH (0x30~0x31)：0x000C
    [ 5.120944] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_VSYNC_PULSE_WIDTH (0x30~0x31)：0x000C
    [ 5.121269] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_ORIGINA_BACK_CHEN (0x34)：0x52
    [ 5.121284] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_ORIGINA_BACK_CHEN (0x34)：0x52
    [ 5.121606 ] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_vertical 后沿 (0x36)：0x0C
    [ 5.121620] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_vertical 后沿 (0x36)：0x0C
    [ 5.121945] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_ORIGINA_FIRST_CHEN (0x38)：0xC1
    [ 5.121964] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_ORIGINA_FIRST_CHEN (0x38)：0xC1
    [ 5.122288] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_vertical front_fischan (0x3A)：0x12
    [ 5.122306] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_vertical front_fischan (0x3A)：0x12
    [ 5.122629] sn65dsi83 0-002c：[SN65DSI84]写入 REG_VID_CHA_TEST_PATTERN (0x3C)：0x00
    [ 5.122646] sn65dsi83 0-002c：[SN65DSI84]读取 REG_VID_CHA_TEST_PATTERN (0x3C)：0x00
    [ 5.122962] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_PLL_EN (0x0D)：0x01
    [ 5.122973] sn65dsi83 0-002c：[SN65DSI84]读取 REG_RC_PLL_EN (0x0D)：0x01
    [ 5.153834] sn65dsi83 0-002c：[SN65DSI84]等待 30ms
    [ 5.154590] sn65dsi83 0-002c：[SN65DSI84]写入 REG_RC_RESET (0x09)：0x01
    [ 5.154605] sn65dsi83 0-002c：[SN65DSI84]读取 REG_RC_RESET (0x09)：0x01
    [ 5.185985] sn65dsi83 0-002c：[SN65DSI84]等待 30ms
    [ 5.186028] vc4_DSI fe700000.DSI：[VC4 DSI]视频流已启动、STAT=0x55020000
    [ 5.186042] vc4_DSI fe700000.DSI：在流期间、[VC4 DSI] CLK 通道处于 HS 模式
    [ 5.197094] sn65dsi83 0-002c：[SN65DSI84]等待 10ms
    [ 5.197558] sn65dsi83 0-002c：[SN65DSI84]读取 IRQ_STAT (0xE5)：0x01
    [ 5.197900] sn65dsi83 0-002c：[SN65DSI84]清除 IRQ_STAT (0xE5)：0x01
    [ 5.201052] sn65dsi83 0-002c：[SN65DSI84]等待 3ms
    [ 5.201516] sn65dsi83 0-002c：[SN65DSI84]读取 IRQ_STAT (0xE5)：0x01
    [ 5.201847] sn65dsi83 0-002c：[SN65DSI84]清除 IRQ_STAT (0xE5)：0x01
    [ 5.201859] sn65dsi83 0-002c：意外的链路状态 0x01

    此致、
    Ahn

  • 0
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    你好、安和朴：

    我会检查你分享的顺序和细节,并在明天返回给你。

    谢谢您、
    Ikram

  • 0
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    你好 Iklan

    当我使用 U12 的引脚 19 和 20 仅将数据传输到通道 1 时、不会闪烁。

    DSI 时钟大约为 1500MHz。 我知道这不是一个好主意。

    请建议使用 4 个通道来消除闪烁的解决方案。

  • 0
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    嗨、Park、

    您能告诉我们源和 DSI84 是如何连接的吗？ 是否存在互连、电缆/导线或布线长度不匹配？ 这可能是由于偏差问题或在某些通道上增加抖动而导致。

    此致、
    Ikram

  • 0
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    你好、Ikram

    你上次在我的另一篇帖子中提出了同样的问题。

    SN65DSI84-Q1：请告诉我 SN65DSI84-Q1 上的输出被切断的原因。 -接口论坛 — 接口- TI E2E 支持论坛

    载板的阻抗测量数据如下所示。

    e2e.ti.com/.../t-–100-Ohm_2800_1L_2900_.pdfe2e.ti.com/.../b-100-Ohm_2800_4L_2900_.pdf

    **如果 TI 需要、您能否为我提供载板的 PCB 文件以供审核？

  • 0
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    嗨、Park、  

    您能分享一下您正在使用的最新脚本、以及每个脚本使用的时序和 DSI 时钟频率。 器件上的编程可能存在问题、或者未按预期从源配置 DSI 数据通道。

    DSI 源测试是否正常工作？ 是否可以针对不同的 DSI 通道数对其进行配置、以及数据是否相应地进行拆分？ 这将有助于检查从 1 个数据通道变为 4 个数据通道是否也相应地设置数据通道和时钟通道。

    此致、
    Ikram