[参考译文] TCAN4551-Q1：TCAN4551-Q1 性能如何？

您好 Haitao、

通过减少 SPI 读取/写入事务之间的空闲时间、并尽可能使用多字 SPI 读取/写入事务（例如读取连续地址单元中包含的消息数据时）、使 SPI 通信尽可能高效、从而减少单字 SPI 读取/写入事务中每个 32 位数据字的地址字段需求、从而减少传输的 SPI 位数。  这将有助于更大限度地减少通过 SPI 进行通信所需的总时间、并更大限度地缩短 CAN FD 消息处理时间。

使用 TCAN4551-Q1 器件时、整个过程没有程序性修复、可以缩短发送或接收 CAN FD 消息的步骤数量、因此提高每个步骤的效率都是我们的选择。   

但是、我们确实有一款正在开发的新器件、其中包括直接存储器存取改进、旨在根据您提出的确切原因提高整体效率。  此器件的样片计划于 2026 年 3 月发货、因此根据您的设计周期、在今年晚些时候应该有更高效的方案供您考虑。

此致、

Jonathan

现在是否提供新器件？ 什么是具体的器件型号、它是否与 TCAN4551-Q1 硬件兼容？

您好、Roy、

不可以、正如我之前所说、新器件目前不可用、预计将于 2026 年 3 月完成初步样片。  新器件型号在添加到 TI.com 之前、我不会在此公共论坛上输入、因此在本次对话中我将其称为 TCAN45xx。

TCAN45xx 基于寄存器映射中的 TCAN4551-Q1 而构建、旨在实现软件兼容、但仍会将一些额外的寄存器和功能添加到寄存器地址中、这些寄存器地址当前在 TCAN4551-Q1 中保留或未使用。  该器件与 TCAN4551-Q1 共享相同的封装或引脚排列、因此当前使用 TCAN4551-Q1 的任何应用都需要进行 PCB 修订版才能支持新的 TCAN45xx 器件。  

此致、

Jonathan

新器件是否也是 SPI 转 CAN 器件？
新器件如何提高效率；以及 DMA 运行的各个组件之间的差异 ？

我们目前正在使用 TCAN4551-Q1 。 通过此设备接收 单个标准 CAN 帧 实际需要 14 个 SPI 事务 。 此外、还存在明显的延迟 SPI 传输开始之前和传输结束之后的这段时间 如下面捕获的波形所示。

稳定延迟 无法在主机 MCU 端解析 。

在这些条件下、将使用 新设备 最小信号 任何改进 这个问题吗？

尊敬的 Roy：

新的 MCAN DMA 改进直接旨在减少发送或接收 CAN 消息所需的 SPI 事务数量。  新功能允许从已知地址进行读取和写入、以将 CAN 消息移入或移出内部 MRAM 元素。  nWKRQ 引脚也可改为用作专用的“新消息“中断输出、其进一步消除了读取中断寄存器然后写入以清除的必要。   

因此、从 MRAM 中为 RX FIFO 0 读取消息的当前过程为：

1. 读取 IR 寄存器、请参阅 MCAN 位已设置。
2. 读取 MCAN IR 寄存器、请参阅设置 RX0N（RX FIFO 0 中的新消息）。
3. 读取 RXF0S 以查看 FIFO 中有多少条消息、以及起始地址是什么。
4. 如果未存储 MRAM 中的基地址、则读取 RXF0C 以确定基地址
5. 进行数学运算以确定 FIFO 地址。 从 MRAM 中读取 FIFO 的内容
6. 通过写入 RXF0A 来确认 FIFO 消息。

从新 RX DMA 读取的一个示例过程为：

1. 检测到 nWKRQ 引脚（在新消息中断模式下）被拉至低电平。
2. MCU 从 RX DMA 地址读取已满 FIFO 元素数据字（固定且始终相同）
3. 检查 nWKRQ 是否仍然为低电平。  如果是、重复步骤 2、直到 nWKRQ 引脚变为高电平。

这使得每个传入消息都需要进行单次 SPI 读取、而不是 6 次以上的读取。

RX FIFO 1 还有一个 RX DMA 地址。

消息还会以类似的方式通过专用的 TX DMA 地址加载到 TX FIFO 中。

但是、为了实现兼容性、器件仍将支持 TCAN4550/1 器件中使用的较旧方法。

我希望这能解决你的问题。

此致、

Jonathan

尊敬的 Jonathan：

我们有几个问题、希望您作出澄清。

与、了 1m Ω TCAN4551-Q1 约为 提高了多少效率 新器件能提供吗？ 有任何问题 定量或可测量指标 是否可用？

2、我们目前正在使用 nWKRQ 引脚用于从睡眠状态唤醒系统 。 如果需要唤醒功能、 新器件是否仍可使用 如果是、是否有任何限制或权衡？

3、CAN TCAN4551-Q1 的当前 Linux 驱动程序 环境 与 RX DMA 机制直接兼容 所有新器件？ Will 您的团队提供或完成 Linux 驱动程序调整 对应于新器件？