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器件型号： DP83822HF
您好 TI 支持团队：
我们使用 DP83822 进行 RMII 主模式设计、想确认 RMII TX 时钟移位功能的行为。
MAC 时序：TX 延迟（MAC TX 路径的内部延迟）=最大 14ns
PHY 时序：我们需要确保 PHY 上的设置时间至少为 4ns
周期基础：50MHz→每个周期 20ns
在这些限制条件下、我们允许的偏斜预算变得非常严格：REF_CLK 和 TXD (MAC→PHY) 之间的偏斜必须在 2ns 范围内、以便满足 4ns 的设置时间 (20ns 周期、MAC TX 延迟高达 14ns)。 然而、根据我们线路板的 SI 分析、我们目前估计：
- REF_CLK 偏斜≈2.0ns
- TXD 偏斜≈1.5ns
这些值超出了预期预算。
问题：为了提高时序裕度、我们是否可以在** RMII 主模式**中使用** RMII TX 时钟移位**(RCSR 0x0017、位 8) 以便 PHY 在内部移位** TX 采样时序**（相对于 TXD/TX_EN）？ 简而言之、**当 PHY 是 RMII 主模式时、此功能是否可以运行**、在我们的情况下、是否建议增加建立/保持裕度？
如果存在任何与模式‑相关的注意事项（例如位极性，与其他 RMII/RCSR 位的交互）或关于 RMII 主模式下有效移位值的正式说明、您能否提供建议并向我们指出相关文档？
提前感谢您的支持。
我们使用 DP83822 进行 RMII 主模式设计、想确认 RMII TX 时钟移位功能的行为。
环境：
PHY 模式：RMII 主模式（PHY 向 MAC 输出 50‑MHz 基准时钟） MAC 时序：TX 延迟（MAC TX 路径的内部延迟）=最大 14ns
PHY 时序：我们需要确保 PHY 上的设置时间至少为 4ns
周期基础：50MHz→每个周期 20ns
在这些限制条件下、我们允许的偏斜预算变得非常严格：REF_CLK 和 TXD (MAC→PHY) 之间的偏斜必须在 2ns 范围内、以便满足 4ns 的设置时间 (20ns 周期、MAC TX 延迟高达 14ns)。 然而、根据我们线路板的 SI 分析、我们目前估计：
- REF_CLK 偏斜≈2.0ns
- TXD 偏斜≈1.5ns
这些值超出了预期预算。
问题：为了提高时序裕度、我们是否可以在** RMII 主模式**中使用** RMII TX 时钟移位**(RCSR 0x0017、位 8) 以便 PHY 在内部移位** TX 采样时序**（相对于 TXD/TX_EN）？ 简而言之、**当 PHY 是 RMII 主模式时、此功能是否可以运行**、在我们的情况下、是否建议增加建立/保持裕度？
如果存在任何与模式‑相关的注意事项（例如位极性，与其他 RMII/RCSR 位的交互）或关于 RMII 主模式下有效移位值的正式说明、您能否提供建议并向我们指出相关文档？
提前感谢您的支持。
