[参考译文] AM62P：DP83867 链路建立故障：基于 AM62P 的电路板

您好 Sarang：  

我在另一个主题中分享以下意见。 您能验证是否相同并添加输入吗？

使用的配置 (strap) 值有所不同  

不确定这是否是个问题、但建议匹配数据表或 EVM。

在 CAN 中、复位引脚不起作用、您可以使用以下寄存器执行复位并进行测试。

与复位 EPHY、引脚搭接和读取状态相关的输入

EPHY 搭接  

正在执行 EPHY 复位  

7.6.1 基本模式控制寄存器 (BMCR)

7.6.2 基本模式状态寄存器 (BMSR)

此致、

Sreenivasa.

您好 Sreenivasa、

当 Rhi (R70)–5.6k 和 Rlo (R71)–2.4k 时、RX_CTL 引脚的电压为 0.019V (19mV)。 我们需要处理器中的任何设置吗？ 根据每个分压器、该值应为 0.99V。 不知道为什么它下降。  

我们完成了上述所有设置、但仍然没有建立连接。

您好 Ashutosh、  

则需要探测下电上电期间的电压电平。

您是否可以使用上述命令复位 EPHY 并读取寄存器值。

对于上述情况、请确保 RESET 被拉高、SOC 复位输入被隔离。

此致、

Sreenivasa.

您好 Shree、

我们发现、读取 phytol 后 、读取 eth0/0/0x0E  、得到 0x1031。  这意味着 PHY 处于端口镜像启用模式。 清除该位后、PHY 能够设置链路。  您是否知道从软件端或硬件端如何设置正确的 strap 配置设置、以便在 PHY 初始化时禁用端口镜像？

谢谢。

Rega

此致、

Ashutosh

您好 Ashutosh、  

感谢您的输入、并很好地了解以太网接口是否正常工作。

我提供的上述大多数输入都是针对 EPHY 提供的。  

能否请启动一个与配置 EPHY 团队要支持的镜像模式相关的新线程。

我将查看数据表并添加任何可能需要的输入。

此致、

Sreenivasa.

您好 Ashutosh、  

您能否确认 LED_O 状态。

能不能将引脚强制为低电平。

EPHY 团队也许可以提供进一步支持。

此致、

Sreenivasa.

您好 Shree、

感谢您的反馈！ 现在、我们能够在 读取 phytol 读取 eth0/0/0x0E 后通过以太网进行通信 、我们将获得 0x1031。 这意味着 PHY 处于端口镜像启用模式。 清除该位后、PHY 能够设置链路。 现在获得 IP assignemnet 并能够引脚连接到 8.8.8.8 您是否知道我们如何从软件端或硬件端设置正确的 strap 配置设置、以便在 PHY 初始化时禁用端口镜像？

此外、我们是否需要如数据表中所述的 RX_CTL 的确切电阻值、如下所示。 正如我们稍后设置的 6.2K 和 2.4K、但自动协商仍有待开始。 它对电阻器的值是否如此敏感？ 我们是否需要任何其他设置？

您好 Ashutosh、  

谢谢你。

另外、我们是否需要数据表中所述的 RX_CTL 的精确电阻值、如下所示。 正如我们稍后设置的 6.2K 和 2.4K、但自动协商仍有待开始。 它对电阻器的值是否如此敏感？ 我们是否需要任何其他设置？

我认为您可能必须将建议值与 1%容差的元件搭配使用。

您可以通过读取 EPHY 寄存器来检查引脚配置 (strap) 状态。

对于 LED_0、您可能需要在外部连接 2.2K 电阻。

此致、

Sreenivasa.

您好 Ashutosh、  

我添加了几个与引脚搭接相关的 E2E。

(+) DP83867IR：关于 DP83867 RGMII 的搭接和模式 — 接口论坛-接口 — TI E2E 支持论坛

在查看他们的原理图时、我注意到他们使用的 Strap 配置电阻值不正确、我们可以要求他们使用正确的 strap 配置电阻值吗？

DP83867 自举电阻器

DP83869 自举电阻器

您可以使用原理图检查清单快速找到正确的 strap 配置。

DP83867 原理图检查清单

slvrbn1a.zip

DP83869 原理图检查清单

6866.snlr051b.zip

对于 DP83867 LED、如果给定的 strap 配置输入被电阻拉至低电平、则相应的输出被配置为高电平有效驱动器。 在 4 级配置 (strap) 环境中、模式 1、2 和 3 会发生这种情况。 相反、如果给定的 strap 输入被电阻拉高、则相应的输出被配置为低电平有效驱动器。 在 4 级配置 (strap) 环境中、这仅适用于模式 4。 下面是 DP83867 和 DP83869 的 LED 示例。

我们还要求变压器的匝数比为+/-@5%。 我注意到、他们使用的变压器具有+/–5%的匝数比。 请让他们切换到不同的变压器。

(+) DP83867IS：捆绑地址：疑难解答 — 接口-内部论坛 — 接口-内部 — TI E2E 支持论坛

PHY 地址有两个 strap 配置引脚、其配置比如表 7-5 中所示：

似乎这些自举引脚被连接到线路的其他引脚拉高。 在客户示例中、这两种情况都表明、设置为模式 1 的任何 strap 配置都会以某种方式 strap 配置到模式 2 中。 这会导致配置地址 0x1 变为 0x5、且配置地址 0x8 变为 0x9。

连接的 MII MAC 接收器是否将这些线路拉高？

• 如果是、 当您想要使用模式 1 时、一个潜在的解决方法是在这些配置 (strap) 引脚上添加一个下拉电阻器。 您可以尝试在要搭接至模式 1 的引脚上保留 2.49k 或 10k 下拉电阻。  

此致、

Sreenivasa.

您好 Ashutosh、  

检查您是否已取得进展。

此致、

Sreenivasa.

您好 Shree、

感谢您的回复！ 是的、我们订购了电阻器以与数据表匹配、从而验证 PHY 的运行情况。 如果它不起作用、则 PLN 在初始化时从软件中清除该位、然后它正常工作。 按照 EVM 对电路进行匹配后、我会立即更新。 此外、我们还需要一个旋转、这可能会延迟对其进行更新。 但感谢您的意见。 现在、一切都正常运行。

谢谢。

此致、

Ashutosh

您好 Ashutosh、  

我想检查您是否有机会进行进一步的测试。

此致、

Sreenivasa.

您好、Sri：

我根据数据表添加了电阻器、但 PHY 没有针对自动检测的响应。 需要将软件中的位清零、然后才能正常工作。

目前、我们已更新原理图并将其分享给 Wang 以进行审核、从而生成 REV-B 原型。 您能否尽可能验证该原理图？

谢谢。

此致、

Ashutosh

您好 Ashutosh、  

谢谢你。

我已根据数据表添加了电阻器、但 PHY 没有针对自动检测的响应。 需要清除软件中的位、然后才能正常工作。

我怀疑这与 EPHY 或复位释放有关。

EPHY 团队可以提供帮助。

此致、

Sreenivasa.

您好 Ashutosh、  

我收到了原理图。

如果我有一些问题、我会重新检视您的建议。

此致、

Sreenivasa.

您好 Ashutosh、  

我查看了收到的原理图、并观察到 MMC1_CLK 具有一个 100R 串联电阻器。

您能否确认是否使用 100R 串联电阻验证了电路板。

我看到您使用的是固定 3.3V SD 卡数据和 CMD 上拉电阻。 我没有看到 SD 卡使用电源开关。

您能否帮助确认是否需要 UHS-I SD 卡支持？

此致、

Sreenivasa.  

您好、Sri：

是的、我们为 MMC1_CLK 使用串联电阻。 现在工作正常。 该电路来自电路板上的 REV-A VERIFY。

你有任何建议吗?

谢谢。

此致、

Ashutosh

你好 Ashutosh

谢谢你。

串联电阻器用于控制可能的信号反射。

TI 建议在初始配置 s 串联电阻 0r、并在测试后调整 (22R)。

100R 可能会影响压摆率和振幅。

此致、

Sreenivasa.

你好 Ashutosh

您能否确认不需要更高速度的 UHS-I SD 卡支持。

当前配置似乎适用于传统速度。

SD 卡是否仅用于内部调试？

此致、

Sreenivasa.

您好、Sri：

已知时、我们将电阻更新为 22E。

SD 卡仅用于更新或下载代码以进行测试、在生产中不使用。

无需在应用中进一步使用。

谢谢。

此致、

Ashutosh

你好 Ashutosh

谢谢你。

注意、我们将将电阻更新为 22E。

请从 0r 开始。

我正在查看原理图、并想检查是否有具体部分需要重点关注。

关于引导模式配置、我看到所有电阻（上拉和下拉）都安装了。  

是否有所需的电阻器在组装过程中决定？

此致、

Sreenivasa.

你好 Ashutosh

关于 VPP_1V8 电源、您是否可以 p[请确认您已使用外部电源并打算在生产中使用外部电源。

不允许或不建议连接 1.8V 板载电源。

外部电源或板载 LDO、仅在对电子保险丝进行编程时启用选项。

请参阅 Am62P SK、了解 VPP LDO 实现。

此致、

Sreenivasa.

您好、Sri：  

1.我们在生产时会将引导模式选项默认设置为 eMMC。 现在、我们要手动更改调试目的并进行调整、因此全部添加。

2、关于 USB、我们使用 USB0 作为主器件、使用 USB1 作为主机。 USB1 只是为了与外部设备共享数据、在这种情况下、我们是否需要将 USB1_VBUS 拉高。 还是可以保持悬空？ 请建议。

3、为了实现安全启动编程、我们将在生产时提供外部电源。 现在、只增加了测试目的。 在这种情况下、只需要 1.8V 外部电压、还是在启动后、我们需要提供外部电压？

谢谢。

此致、

Ashutosh

你好 Ashutosh

对于 VPP 电源，您有电容和放电电阻器 — 这应该可以。

确保使用来自 SOC 的 IO 来控制时序。

对于 SD_CLK、有一个 47k 上拉电阻器和一个 10K 下拉电阻器。

您能否在测试时确认 DNId 的上拉电阻。

此致、

Sreenivasa.

你好 Ashutosh

未回答 USB VBUS 问题

建议通过电阻分压器进行 VBUS 连接用于 USB 器件配置。

对于 USB 主机配置、USB VBUS 连接是可选的。

此致、

'reenivasa

您好、Sri：

在测试电路板时、SD 卡上拉和下拉电阻保持与原理图相同。

我将验证 USB 的 EVM 原理图。

谢谢。

此致、

Ashutosh

你好 Ashutosh

谢谢你。

对于未来的所有测试、请不要安装 SD 卡中的上拉 47k。

此致、

Sreenivasa.

您好、Sri：

我们需要 DNP 所有电阻器还是仅从数据线?

谢谢。

此致、

Ashutosh

你好 Ashutosh

谢谢你。

这仅适用于 SD_CLK

请参阅以下内容：

SD_CLK

删除或 DNI 上拉 R84 47k

提供 R127 10K 下拉电阻

此致、

Sreenivasa.

您好、Sri：

注意、谢谢。

你好 Ashutosh

谢谢你。

您能帮助我了解一下、如果您希望我在审核过程中关注其中的任何部分、您能不能理解。

此致、

Sreenivasa.

您好、Sri：

根据原理图、我们可以接受、我们需要热管理支持支持、因为现在 SOC 正在发热、那么您是否有任何散热器建议？ 在软件方面、我们得到了有关在我们的应用中未使用的外设的信息。

您对散热器有什么建议吗？ 目前使用 14X14X10 mm、但仍在运行温度。 约~113°cel。我们的高度和宽度限制为 10X20mm

谢谢。

此致、

Ashutosh

你好 Ashutosh

感谢您的意见。

我将查看原理图并分享我可能有的任何意见。

我说过,我不会伤害你的。“

您对散热器有什么建议吗？ 目前使用 14X14X10 mm、但仍在运行温度。 约~113°cel。我们的高度和宽度限制为 10X20 毫米

我理解 Christopher Roberts 支持此分析。

此致、

Sreenivasa.  

你好 Ashutosh

快速问题：

在设计中、我看到使用了 x4 UART

对于 UART TX、有一个预期的 UART3、UART4 上拉电阻。

UART1 和 UART2 没有用于 TX 的上拉电阻

检查是否有不使用外部拉电阻的原因？

此致、

Sreenivasa.

您好、Sri：

未能添加。 我们需要它吗？ 我希望我们会有内部上拉电阻。

谢谢。

此致、

Ashutosh

你好 Ashutosh

谢谢你。

我怀疑这是为了确保所连接器件在主机软件配置 SOC IO 拉取之前不会悬空。

我将在 我正在查看的 PDF 原理图中添加注释。

此致、

Sreenivasa.

您好、Sri：

您能否分享我们希望在今天之前冻结我们的布局的所有意见？

谢谢。

此致、

Ashutosh

你好 Ashutosh

谢谢你。

有~100 多条评论。

分层原理图需要额外的时间进行跟踪和检查。

请给我发送一封私人消息以分享。

此致、

Sreenivasa.

你好 Ashutosh

我已尽力查看原理图。

可能需要更新一些类似的实现。

请使用以下一般指南以及审核备注。

我们现在提供了一个 Excel 文件、其中列出了处理器电源引脚以及在相关 SK 中进行的连接。
e2e.ti.com/.../faq-am625-am623-am620-q1-am62l-am62a-am62p-am62d-q1-am64x-am243x-custom-board-hardware-design---processor-pin-mapping-and-sk-board-connections-supply-rail-capacitors-and-ferrites
建议客户在使用 Excel 构建电路板之前检查电源连接

使用最新版本的配套资料
e2e.ti.com/.../faq-am625-am623-am620-q1-am62l-am62a-am62p-am62d-q1-am64x-am243x-design-recommendations-custom-board-hardware-design---current-data-sheet-revision-updates-revision-backup-and-usage-notes

AM62x
如需选择所需的 OPN、请参阅勘误表以了解不同器件版本支持的特性

以下是一些建议在定制电路板设计期间遵循的通用指南
一般备注（供客户审核）
SOC 或处理器 — 指设计中使用的 Sitara 处理器
2.连接器件 — 指连接到处理器的 DDR 或闪存、通信接口、传感器或其他外部器件
3.我们对原理图进行了充分的审阅。 由于实现和设计流程是特定于客户的、因此客户可能必须检查并进行类似的更新。
验证 SOC 的所有内核、模拟和 IO 电源是否连接到建议的电源电压电平
验证 SOC 的所有外设内核、模拟和 IO 电源是否通过铁氧体滤波器连接
确保连接到 SOC 的所有上拉电阻器都上拉至正确的 I/O 电压（与以特定 IO 组为基准的 IO 电源匹配）
7.根据要求验证数据表的器件选择部分、以确认器件选择
使用 SysConfig - pinmux 工具验证存储器接口、通信和 IO 接口的引脚配置
根据数据表的引脚属性部分、验证原理图符号引脚编号和名称以及引脚名称和编号的映射
10.任何连接了布线但未被主动驱动的 SoC 焊盘都需要外部并联拉电阻
11.验证特定于器件的勘误表以了解允许的引导模式配置和影响功能的勘误表
12.验证数据表的引脚连接表、了解如何连接任何未使用的引脚或外设（包括电源）
请通读 SOC 数据表中的引脚连接要求、并确保遵循相关建议
使用可调 DC/DC 或 LDO 时、请验证电阻分压器比率是否与所需的输出电压匹配
为提高输出精度、分立式 DC/DC 或 LDO 输出电源反馈的电阻分压器容差为 1%
16.请注意 I2C 接口例外情况和引脚连接要求
17.添加用于隔离和探测 OBSCLK 以进行测试的配置
18.建议始终在定制电路板上执行仿真
19.系统设计人员必须在仿真环境中使用连接到信号的每个器件的 IBIS 模型和 PCB 信号布线提取法来确定由 AM62x 或其他处理器提供的任何信号的上升/下降时间
20.3T 电容器用于优化电容器的使用并优化 PCB 外观电感。

处理器电源引脚映射错误
确保符号名称与焊球名称匹配
确保网络名称和处理器信号名称匹配
使用 SysConfig pinmux 工具验证引脚映射和信号映射是否与所需的功能匹配

处理器信号引脚映射错误
所选的引脚可以多路复用至所需的功能
根据需要、错位的引脚遵循 IOSET 分组
所选引脚具有特定的连接要求（使能下拉或开漏）并且已在原理图中接收

SK/EVM 设计重用
SK 原理图包含一些配置为 DNI 的可选元件
当客户在定制电路板设计中修改 SK/EVM 原理图时、页码和参考位号将发生更改
在此设计阶段会复位参考标识符的 DNI 配置
建议参考 SK/EVM PDF 原理图中的 DNI 元件并进行所需的更新

与 I2C 和 SPI 相关的注释
开漏输出类型 I2C 接口 — 无论 IO 使用情况或配置如何、都需要上拉电阻
开漏输出型 I2C 接口 — 当 IO 电源和 I2C 信号连接到 3.3V 时、不支持高速
不允许将 3.3V 电源连接到 IO 电源组并将 1.8V 电源连接到 IO
4.SPIx_CLK 用作 SPI 时钟输出时建议使用串联电阻器
5.SPIx_CLK 在所连接器件时钟输入引脚附近为时钟输入添加一个下拉电阻

软件 SDK 版本说明
如果工程是新平台、请确保使用最新的 SDK。
如果工程是使用较旧版本/修订版本的派生工程、建议查看所用版本与最新版本之间的更改（版本说明）。 根据观察到的变化、可以酌情采取所需的措施（方法）-例如：更新任何感兴趣的驾驶员（通过 E2E 联系 TI 应用团队）

通用 SOC LVCMOS IO 接口指南（供客户审查和更新）
许多 SOC IO 都没有失效防护功能。 在处理器电源斜升之前、建议不施加任何外部输入
处理器 LVCOMOS IO 指定了压摆率要求、建议不要应用慢速斜坡输入或在输入端连接电容器
不建议在 LVCMOS IO 输出端连接一个>22pF 的电容负载。 DNI 放置电容器或根据用例执行仿真。
在复位期间和复位后、处理器 IO 缓冲器（TX（输出）和 RX（输入）以及内部拉电阻（上拉和下拉）关闭。 建议在由处理器 IO 驱动的所连接器件附近使用并联拉电阻、使其可以悬空（以防止所连接器件输入悬空，直到由主机驱动）。
对于连接了布线且未主动驱动的任何处理器 IO (PAD)、建议使用并联拉电阻（47KΩ Ω）。 当添加并联拉电阻是不可行时、请确保布线远离噪声信号
5.不允许或不建议将可配置为备选功能、直接连接到电源或接地的处理器 IO（包括引导模式输入）。 定制电路板可能存在固件配置问题、并错误配置了这些用于输入（而是将输出驱动为逻辑高电平）的 LVCMOS IO。
验证 SOC 输出的电容负载（当连接任何>22 pF（取决于用例，最大值）的电容值时，建议进行仿真）、输入信号的压摆率（LVCMOS 输入压摆率应为 1000ns 或更小）
建议验证处理器 IO（输入）和所连接器件 IO（输出）之间的 IO 电平兼容性
当外部 IO 直接连接到处理器输入时、提供外部 ESD 保护配置
确保为所有 IO 启用 PADCONFIG 寄存器中的 ST_EN 位
确保处理器 IO 使用的上拉或下拉电阻值> 4.7KΩ Ω
11.确保为处理器 IO 填充上拉或下拉电阻、在提供上拉和下拉电阻配置时、将电阻器放置为 tripad

此致、

Sreenivasa.

您好 Ashutosh、

您能否通过聊天确认收到原理图？

此致、

Sreenivasa.

您好、Sri：

正确接收。

谢谢。

此致、

Ashutosh

您好 Ashutosh、

感谢您发送编修。

此致、

Sreenivasa.

您好 Ashutosh、

快速检查 eMMC 接口

您能否确认是否需要在设计中使用 HS400 速度？

此致、

Sreenivasa.

您好 Ashutosh、

建议在原理图上为处理器添加 OPN。

FYI、 仅-Q1 支持 HS400

此致、

Sreenivasa.

您好、Sri：

我们目前正在使用 HS200、但没有计划使用 HS400。 我希望这只是 HS400 的器件变更？

谢谢。

此致、

Ashutosh

您好 Ashutosh、

谢谢你。

Q1 器件支持 HS400。

支持 HS400 时、有一些具体的布局注意事项。

我在提供给 Brian 的审阅原理图中添加了应用手册链接  

此致、

Sreenivasa.