[参考译文] TUSB7320：TUSB7320 问题

*1.
当它们不使用以下引脚时、哪种是治疗、上拉、下拉或悬空？
USB_SSRXP_DN2、 USB_SSRXN_DN2、 USB_DM_DN2 USB_DP_DN2

 

这些引脚可以悬空。

TUSB7320 使用 OSC/Crystal 的高频频率 (24MHz 或 48MHz) 作为默认值吗？
此外、您能否告诉我们与时钟频率相关的引脚/寄存器设置？

应使用 48MHz 晶体。

哪种类型的 PWRON#配置、“开漏“或“推挽“引脚？
我似乎是拉式引脚、但请告知我们。

PWRON#是推挽引脚。

SMI 引脚的用途是什么？

  BIOS 软件用于启用系统管理中断的 SMI

*6.
JTAG 引脚的用途是什么？

JTAG 引脚是 用于边界扫描 ATE 测试的 J 标签接口。

稍后我会提供有关 GRST 的更多详情。

好极了

Brian

Brian－San、

感谢您的支持。  我有其他问题。  您能回答以下问题吗？

*3.
您能告诉我们 GRST#和 PERST#的顺序限制吗？
我的客户需要以下内容。 您能告诉我们有什么问题吗？
  失效（低->高）：grst#-> prst#
  断言（高->低）：prst#-> grst#

*7.
我们可以在数据表 7.3.1.2 上看到断电序列。

>7.3.1.2 断电序列
>1. 将 PERST#置为有效以发送至器件。
>2. 移除基准时钟。
>3. 移除 3.3V 和 1.1V 电压

TPS7320 是否可以执行 PETST#、基准时钟和对同一时序上电？ 如果您对每条线路有任何时间要求、请告知我们。 （例如，需要 PERST#置位时序 PCIE_REFCLK、但 VDDA/VDD33 和 VDD11 下电是相同的。 等）

*8.
数据表在 PD 每个引脚上写入 PWM/PU 状态。 您能告诉我们每个引脚上的“内部 PD 寄存器值“和“内部 PU 寄存器值“吗？

谢谢、此致、
Hattori 先生。

您能告诉我们 GRST#和 PERST#的顺序限制吗？
我的客户需要以下内容。 您能告诉我们有什么问题吗？
  失效（低->高）：grst#-> prst#
  断言（高->低）：prst#-> grst#

 在 3.3V 和 1.1V 稳定后、GRST#应处于低电平至少 3ms。

 在 3.3V 和 1.1V 稳定后、PERST 应处于低电平至少 100ms。

 在 PCI_CLK 都稳定后至少 100us、PERST 应处于低电平

[引用 userid=“9465“ url=“~/support/interface-group/interface/f/interface-forum/1650450/tusb7320-tusb7320-questions/6368380 ]数据表在每个引脚上写入 PD /PU 状态。 您能告诉我们每个引脚上的“内部 PD 寄存器值“和“内部 PU 寄存器值“吗？

内部 PU/PU/ PD 电阻器约为 22k

TPS7320 是否可以执行 PETST#、基准时钟并开启相同的时序？ 如果您对每条线路有任何时间要求、请告知我们。 （例如，需要 PERST#置位时序 PCIE_REFCLK、但 VDDA/VDD33 和 VDD11 下电是相同的。 等）

您确实需要 先将 PERST 置为有效、但没有时序要求。

好极了

Brian

Brian－San、

感谢您的支持。  但我还有一个额外的问题。  您能告诉我们 GRST#状态下每个引脚的状态吗？

	GRST#：低	GRST#：高
JTAG_TCL/TDI/TDO/TMS 的状态	？？	？？
GPIO0-3 的状态	输入（高阻态）？？	输入（高阻态）？？

谢谢、此致、
Hattori 先生。

你好、 服部。：

   是否使用 J-TAG 还是 GPIO 引脚？ 如果没有、只需将其保持未连接状态。

好极了

Brian

你好、 服部。：

   如果您不使用电压、则只需下拉 JTAG_RST 引脚并将所有其他 JTAG 引脚保持悬空。

  如果使用 J-tage、则需要上拉所有 JTAG 引脚（JTAG-TDO 除外）

好极了

Brian