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客户正在评估DS92LV18,但经常会解锁。
请告诉我以下几点,以便找到衡量标准。
①Datasheet说明PLL因"两次未检测"而失去锁定。(第13页)
如果你认为"两次都不检测",该怎么办?
②If任何其他解锁条件,请告诉我原因。
③I认为解锁取决于启动时间。
(此设备没有重置信号和功能)
以下输入信号是否存在启动条件?
※输入信号:TCLK / REFCLK / TPWDN#/ RPWDN#/ local_LE / LINE_LE / DEN / REN / SYNC
④About启动计时,是否存在不应声明同步信号的计时条件?
【客户信息】
・连接图像如下
DS92LV18⇒SN65LVDS250⇒DS92LV18
・时钟频率:TCLK=60MHz,REFCLK=60MHz
此致,
Satoshi
您好,Satoshi:
第13页上的参考是连续两次未检测到启动/停止切换。
这可能表示信号质量较差。
#3 同步信号可以随时断言。
#4 同步信号可以在启动时断言。
此致,
李
您好,Satoshi - San,
信号质量差的原因有很多。 以下是一些典型示例。
1.较大的阻抗变化非常接近发射器 引脚。
2. 终止价值不正确 或无终止。
3.差分信号对之间的电容耦合。
4.电源问题。
您能否用示意图或图片描述DS92LV18应用?
您能否测量DS92LV18输入端的波形?
此致,
李
Satoshi
我会尝试更换GND路径中的铁氧体磁珠。 我们通常看不到这一要求。
我会将P3.3V网络和PVDD网络上的0.1uF电容器替换为较高的值,如10uF。
问题1: 是的,条件有一个比例关系-使用66 MHz信息,因为您的系统以60 MHz运行。
tDJIT信息位于 第4页的“串行器切换特性”中,如第10页的图17所示。
问题2:没有PRBS生成功能。 输出上的LV!*只能生成同步信号。
此致,
李
Satoshi
重复01和10模式不适合DS92LV18正确锁定。 我剪掉了数据表第13页中的一些信息。
如果特定模式重复,则解串器的PLL将不会锁定,以防止解串器锁定到数据模式而不是时钟。 我们将这种模式称为重复性多转换,RMT。 当在多个周期的时钟周期中出现多个低-高转换时,就会发生这种情况。 当任何位(DIN 17除外)保持在低状态且相邻位保持在高状态时,就会发生这种情况,从而产生0-1转换。 内部电路通过检测多个时钟位的潜在位置来实现此目的。 检测到后,电路将防止锁定输出变为激活状态,直到RMT模式改变。 一旦RMT模式发生变化并且内部电路识别了串行数据流中的时钟位,解串器的PLL将锁定,从而将锁定输出驱动为低电平,输出数据ROUTN将变为有效。
如果可能,我会尝试使用SYNC信号锁定并对齐DS92LV18 SerDes。
此致,
李
Satoshi,
使用66MHz数据表信息
右侧噪声余量= 180PS / 757 ps = 0.237 UI ; 左侧噪声余量 = 330 ps / 757 ps = 0.436 UI
对于60 MHz;1.00 UI = 833.3ps
右侧噪声余量= 0.237UI x 833ps = 197ps ; 左侧噪声余量= 0.436UI x 833ps = 363ps
对于tDJIT ,66MHz条件是-70ps到+40ps,总共110ps。
使用66 MHz数据,-70ps x 833ps/757ps =-77ps 和 40ps x 833ps/757ps = 44ps ,总共为121ps。
不能从发射器内生成PRBS模式。
此致,
李