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部件号：DS92LV8028 如果DS92LV8028中的并行数据为异步数据，该怎么办？ 时钟边缘是否每隔一段时间就位于数据边缘上？ 可转移性？ 当LVDS连接到FPGA时，我该怎么办？
如果DS92LV8028中的并行数据为异步数据，该怎么办？ 时钟边缘是否每隔一段时间就位于数据边缘上？ 可转移性？ 当LVDS连接到FPGA时，我该怎么办？
您好，Paul：
所有8个通道都需要同步到一个并行时钟。 数据表的图4显示数据在TCLK的上升边缘处于strobing状态。 串行器接受输入DINn0至DINn9的数据。 串行器使用TCLK输入的上升沿锁定传入数据。 如果并行数据是异步的，我们无法保证输出数据的传输。
序列化器与另一个反序列化器配对。 串行数据流包括由串行器附加的起始位和停止位，串行器将十个数据位作为帧结构。 起始位总是高的，而停止位总是低的。 起始位和停止位还可用作嵌入串行流的时钟位。 有关详细信息，请参见图7。 如果FPGA是反序列器，FPGA能够识别串行流中嵌入的时钟位。
如果您还有其他问题，请告诉我。
此致，
Dennis
