[参考译文] DP8.3822万H：RGMII RX_CLK &amp；TX_CLK内部延迟

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/600164/dp83822h-rgmii-rx_clk-tx_clk-internal-delay

部件号：DP8.3822万H

在DP8.3822万数据表中，它指出芯片可为TX_CLK和RX_CLK添加延迟，以确保RGMII正常运行。

在表37中，它指出与数据相关的内部延迟为3.5纳秒。当行业标准为1.5ns延迟时，为什么延迟为3.5ns？

是因为设备的额定功率仅为10/100，所以延迟会更大吗？

是否有选择替代延迟值的方法？大多数其它PHY都可以选择从0.2ns到1.0ns到3.5ns的不同增量。

如果我不使用内部延迟，您是否建议在每个时钟跟踪中添加10英寸的跟踪(板延迟~160ps/in)，以实现仅1.5ns的延迟？

谢谢！

8 年多前

0 admin 8 年多前

TI__Guru**** 2460850 points

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Matt，您好！

在1000M模式下使用设备时，1.5 ns是标准配置。

由于DP8.3822万设备仅为100m，时钟周期非常长，将延迟设置为接近所需的1 ns最小su / hold时间会带来不必要的风险。

3.5 ns为您提供了大量利润，不会有显著降低其他待机时间的风险。

3.5 ns延迟是否是您的设计中的一个问题？

此致，

0 admin 8 年多前

TI__Guru**** 2460850 points

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我的MAC基于10/100/1000设计，要求满足千兆位速度。很难从另一家供应商获得有关仅以10/100速度运行的直接信息。所以，是的，现在3.5ns是一个问题。

0 admin 8 年多前

TI__Guru**** 2460850 points

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Matt，

DP8.3822万延迟固定为3.5 ns。基于上述原因，我认为这不是一个在100M上运行的MAC的问题。希望您的MAC供应商能够确认。

此致，

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