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部件号：TUSB1310A TI支持团队，您好！
调试TUSB1310A设计时遇到问题。 首先，我想测量PCLK。 因此，我启动了系统，然后PCLK为250 MHz。 但根据您的记录，时钟为900 mV /- 100 mV。 这是否正确？ 在我找到的文档中，时钟应符合LVCMOS18标准。 您知道吗？问题出在哪里？
几分钟后，PCLK以如下方式变得不稳定：时钟在150 µs时“稳定”，如最初所述(250 MHz，900 mV /- 100 mV)，而在50 µs时，时钟为高(1.8V)。 这是定期进行的。 因此，150 µs的“稳定”部分跟随50 µs的高部分，依此类推：
以下是示意图：
DIP开关的使用方式如下：
S1–1 ->开
S1–2 ->关闭
S1–3 ->开
S1–4 ->关闭
S2–1..8 ->关闭
S2–9 ->开
S2–10 ->关闭
连接到第3页的所有信号都连接到FPGA。 FPGA中的信号通过以下方式连接：
USB3_USB3_1_POWER_DOWN0 <='0'；
USB3_USB3_1_RESETN <='1'；
USB3_USB3_1_OUT启用 <='1'；
USB3_USB3_1_NEN_P5V0_OUT <='0'；
一个主板上有2个TUSB1310A芯片。 两个芯片显示相同的行为。
谢谢，此致
Michael
