This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] UCC2.152万:关于UCC2.152万的行为

Guru**** 2455560 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/616507/ucc21520-about-the-behavior-of-ucc21520

部件号:UCC2.152万

您好,

我有三个问题。

我的客户希望从FMEA的角度了解UCC2.152万在下一模式中的行为。

第一

脉冲同时无意输入到INA和INB时的行为。

以下conditoin为:

 Disable (禁用)为Low (低)或保持打开

 DT保持打开状态或使用RDT进行编程

此时,任何一个输出都在 内部传播延迟时即时处于高电平状态, 之后 ,两个输出 都将变成低电平。

正确吗?

在这种情况下,请告诉我输出变为高的时间的定义。

例如,由于outa和 OUTB之间的传播延迟差异,输出变得较高。

 如果输入完全同时,则假定为该值。

2号

当DT对地短路时会发生什么情况?

・死机时间将为零,但它正常工作

・它不能正常工作。

 例如,两个输出都保持低。

3号

NC引脚是否未连接到IC中的任何其他内部节点?

我想 知道这些NC引脚是否与外部的其他节点短路,但IC操作没有问题。

不能假定一个NC引脚可以同时对两个节点短路,也不能假定两个NC引脚同时对另一个节点短路。

此致,

Tomoaki Yoshida

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,

    此问题是否有任何更新?

    这些信息对我们非常重要。

    此致,

    Tomoaki Yoshida

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Tomoaki:

    我是该设备的应用工程师。

    我已联系我们的设计团队,回答您的第一个和第二个问题。

    第三个问题是,NC引脚没有连接到任何其他内部节点。 实际上,这些针脚上没有绑定线。

    此致,
    Mateo
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Mateo-San,

    感谢您的回复。

    我正在等待设计团队的回答。

    此致,

    Tomoaki Yoshida

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Tomoaki-san,

    问题1)

    如果INA和INB完全相同,则两个输出始终为低。 (如图33条件E所示)

    如果INA和INB脉冲之间存在少许ns差异(例如 INB滞后于INA),OUA可以看到窄脉冲(基本上是INA和INB之间的时间差),OUTB始终较低。

     

    问题2)
    当对地短路时,停机时间的行为与DT引脚 浮动时的行为类似:<15-ns。
    我们建议浮动引脚,而不是将其接地。 当连接到接地时,DT块的静态电流比浮动的DT电流大约大1.34mA。

    因此,我们不建议放置一个小的RDT 或8 ns的短时间,因为浮动引脚可以获得最小DT。

     

    如果这回答了您的问题,请 单击验证 按钮。

     

    此致,

    Mateo




     

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Mateo-San,

    感谢您的回复。
    我还有一个关于答案1的问题。

    是否定义了窄脉冲的最小宽度?
    我们提出这个问题是为了检查在异常模式下输入短路时的行为。
    即使它同时输入到IC的INA和INB引脚,是否会由于内部延迟而产生几nsec的窄脉冲?
    如果没有,我们是否认为如果IC输入端的延迟差小于几秒,就不会发出窄脉冲?


    此致,
    Tomoaki Yoshida
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Mateo-San,

    很抱歉回复太晚了。

    我还有一个问题,要求回答1。

    是否定义了窄脉冲的最小宽度?
    我们要检查意外输入终端短路行为。

    如果INA和INB之间的延迟小于几nsec,是否可以认为脉冲不会发出?
    或者,至少由于IC的内部延迟,我们是否应该考虑会发出几nsec的脉冲?

    此致,
    Tomoaki Yoshida
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Tomoaki-san,

    是的,最小脉冲在6.10 切换特性:T_PWmin = 20-ns (MAX)一节中定义。

    在这种短路情况下,应该没有输出脉冲。
    如果存在INA和INB延迟,为防止过冲,INA将OUTB拉低并保持出A低,如图33所示。

    此致,
    Mateo
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Mateo-San,

    感谢您的回复。

    我了解最小脉冲宽度。

     您 的意思是否是在输入短路时不会输出窄脉冲,因为DT用于将OUTB 拉低?
    满足图33中所示的哪个计时?
    此致,
    Tomoaki Yoshida
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Mateo-San,

    此问题是否有任何更新?

    我期待您的回复。

    此致,
    Tomoaki Yoshida
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Tomoaki-san,

    很抱歉回复太晚了,我们的团队正在向设计师询问一个窄脉冲最小宽度的准确答案。

    感谢您的耐心等待。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Tomoaki-san,

    只是想让您了解最新信息,我仍在为您准备一个答案。 我可以自己测试,但是各部分之间可能存在一定的误差,因此我正在尝试找到合适的人员来帮助解决这一问题。 敬请期待!

    谢谢
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    你好,Jeff-San,

    感谢您的支持。
    我期待着收到您的意见。

    此致,
    Tomoaki Yoshida
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好,Tomoaki-san,

    询问后,我似乎需要在工作台上进行验证,以满足您的回答。

    如果DT打开,则不允许输出重叠。
    这意味着-如果INA和INB同时高电平,则两个输出始终为低电平。

    如果INA和INB脉冲之间存在少许ns差异(例如 INB滞后于INA),OUA可以看到窄脉冲(基本上是INA和INB之间的时间差),OUTB始终较低。
    注:(INA和INB)的差异为5ns或更低将被过滤掉。

    我将在工作台上验证此情况,并在24-48小时内向您提供最新结果。

    谢谢!
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Tomoaki-san,

    我去实验室做了一些基准测试。 我将我的结果附加到PDF中。 我在室温下进行了无负载测试。 我的结果显示了一个15-20ns的输出脉冲。

    我希望这能回答您的问题,如果您有其他问题,请告诉我。

    e2e.ti.com/.../Output_5F00_Pulse_5F00_Bench_5F00_Test_5F00_UCC2152x.pdf

    谢谢

     

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jefferi-San,您好!

    感谢 您的大力支持。

    这对我们很有帮助。

    我了解输出超过15 - 20 ns的短脉冲,输入延迟超过5ns。

    我知道 INA和INB短路,即使考虑到变化,内部延迟也足够小。
    所以 我不知道即使在最短的死时间也会输出脉冲。

    正确吗?

    此致,

    Tomoaki Yoshida

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Tomoaki-san,

    谢谢你先生! 我很乐意帮忙!

    我 不完全理解您的问题(PDF#1是使用最小DT完成的)。 我 附上了一份PDF (PDF#2) ,向您展示了如何测量停滞时间,延迟匹配时间和传播延迟时间,以使事情更加清晰。

    e2e.ti.com/.../DT_5F00_propagation-delay_5F00_delay-time_5F00_UCC2152x.pdf

    *如果同时出现INA/B, 则延迟匹配时间(最大值<5ns) 不能足够大,以输出脉冲。 如果DT设置为最小死机时间(<=15ns),即 无重叠脉冲, 然后输入延迟 10-20ns将为您提供约 20ns @ 8-12V的输出脉冲,如PDF#1中所示->在5ns输入延迟时,您仍将获得输出脉冲,但在3.5V时,脉冲很小,可以忽略不计。 PDF#1还显示,在大约20ns 的输入延迟后,输出延迟将与 输入延迟密切匹配,脉冲的电压将更接近VDDA/B

    **注意:您有死时间意味着您不希望脉冲重叠->如果脉冲重叠,则死时间为0ns

    ***另请注意:有两个死机时间-> 1) OUA下降和OUTB上升-> 2) OUTB下降超过上升时(如果输入DT更长,则使用输入DT) ->参见下面的屏幕截图

    我希望这能回答你的问题,如果没有,请告诉我!

    谢谢!

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

     屏幕截图已被删除。 我将其附在这里。