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[参考译文] PCA9306：时钟/数据线异常行为：故障和死线

admin
Guru**** 2455360 points
Other Parts Discussed in Thread: PCA9306

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/621801/pca9306-strange-behaviour-on-clock-data-lines-glitches-and-dead-line

部件号：PCA9306

我尝试使用PCA9306从3V3转换为1.8V的I2C电平。 我可以看到信号在一个通道上正确移动，但在另一个通道上不正确。 实施的配置是数据表中建议的配置。

这种行为是否有任何具体原因？

此致

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    TI__Guru**** 2455360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Marco：

    这很奇怪-您能告诉我们更多有关未显示正确偏移值的信道的信息吗？ 您看到的是什么？ 是否有信号波形捕获可供我们查看？

    此外，您能否确认您在设备两侧使用了上拉电阻？ 如果是，它们的电阻值是多少？它们连接到什么电压？

    您是否将VREF2和EN绑定在一起，并通过200千欧电阻器将其拉至3.3 V电源，如数据表中的图7所示？

    此致，
    最大
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    TI__Guru**** 2455360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    以下是PCB中实施的示意图。

    正如您所看到的，两侧都有10k通用上拉。如果使用从高侧到低侧的开关将信号手动拉低，则主板工作正常。

    使用外部微控制器板驱动此主板时出现问题。  

    我看到的是，每个前排的起点处的工作线非常浮华，而第二排线一直被拉低，除了一些故障。

    我可以提供原理图的图片，并尽快提供波形

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    TI__Guru**** 2455360 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好Marco，

    PCA9306看起来已正确连接到。  我可能会看到U1的开/不开引脚。  如果有噪音，则可能是您遇到了问题。  您可能还需要在EN-VREF2接地连接上安装一个去耦盖。  

    让我们获取波形，然后我们可以看到可能发生的情况。

    Francis Houde

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    TI__Guru**** 2455360 points
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    感谢您的支持。

    我在U1和EN/VREF2 (每侧100pF)的开/关引脚上添加了模式去耦，并将上拉从10K降低到2k2

    这解决了所有问题，现在逻辑转换器工作正常。

    此致