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[参考译文] DS110DF410：ADDR_[3:0]的逻辑电平-引脚45，40，21，16

admin
Guru**** 2455960 points
Other Parts Discussed in Thread: DS110DF410

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/625193/ds110df410-logical-level-of-addr_-3-0---pin-45-40-21-16

部件号：DS110DF410

尊敬的TI - er。

  什么是裸ADDR_[3:0] Pin的逻辑级别？

它是否被向下拉弱？

我是否可以应用到ADDR_0 4.7K下拉列表和 ADDR_1，ADDR_2，ADDR_3 浮动？

请帮我。

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    TI__Guru**** 2455960 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Kiyoung：

    将其移至另一个论坛以获得更多可见性。

    此致，
    罗斯
  • 0
    TI__Guru**** 2455960 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，

    使用DS110DF410地址引脚时，建议使用1K上拉或下拉来建立逻辑电平。

    此致，

    李