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[参考译文] TLK1.0232万：10G 1：1模式，156.25 MHz REFCLK，数据速率= 3.125Gbps

admin
Guru**** 2473270 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/642146/tlk10232-10g-in-1-1-mode-with-156-25-mhz-refclk-and-data-rate-3-125gbps

部件号：TLK1.0232万

大家好，

我在 1对1模式下使用TLK1.0232万，采用156.25 MHz REFCLK和3.125Gbps数据速率。

我使用 弹出过程(v.2) PDF初始化设备(第 21)。

当读取1e, F寄存器("channel_status_1")时，我看到第六位总是高的，表明传输数据路径(CTC) FIFO中发生了溢出。

发送K 28.5 或数据时会发生这种情况。

LS端连接到Cyclone (Altera) FPGA收发器，并使用相同的数据速率和相同的参考时钟。

 FPGA中的收发器将数据编码并解码为8b/10b格式(在1：1模式下，TLK1.0232万中不会这样做)。

我们看到一些数据包发送正常，但在很多情况下，我们会收到一个"9C"符号(K 28.4)，这可能表示系统中存在错误，也可能是"channel_status_1"寄存器中出现的溢出。

此设置可能有什么问题？

除了 启动过程(v.2) PDF中描述的配置之外，是否还需要其他配置？

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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Andrei，

    您使用的是光纤，铜缆还是背板？

    另一方面，请尝试以下步骤：

    设备引脚设置可确保ST输入引脚为低电平。
    o确保MODE_SEL输入针脚为“High”(高)。
    o确保PRBSEN输入引脚为低电平。
    o确保REFCLK_SEL输入针脚为低
    •Reset Device o (重置设备)发出硬或软重置(已声明至少10 us的RESET_N -或-将1'B1写入30.0。15)
    -禁用自动协商。 将0x2000写入07.0000
    -禁用链接培训。 将0x0000写入01.0096
    •模式选择o写入4'b0111到PL.3：0将HS 30.2 倍频设置为10x o写入2'B01到30.3。9：8将HS_RATE_TX设置为半速率o写入3'B101到30.3。2：0将HS_RATE_RX设置为半速率o，以1：1模式 ƒ 写入2'B11到30.1。13：12设置写入模式 ƒ 写入 2'B00至30.7。9：8将LS TX序列通道速率设置为全速率 ƒ 将2'B00写入30.7。1：0将LS RX序列通道速率设置为全速率
    •发出数据路径重置o将1'B1写入30.14 的问题.................3.
    •等待1000毫秒


    另外，您是否还想给我发送register channel_status_1的值？

    此致，
    Luis Omar Moran
    高速接口
    SWAT团队
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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好Luis，

    感谢您的回复。

    1.我使用的是光纤。 同一卡在 10GBASE-KR模式下工作正常。

    2.我尝试过你的程序，但没有帮助。

    3.channel_status_1  

    第一读：0x340

    接下来的所有读数为：0x1743

    4.我的TLK初始化：

    { 0x1E,0x0000,0x8000}，8000，//全局重置(第 TLK DS的41个)
    { 0x07,0x0000,0x2000}，2000，//禁用自动协商
    {0x01，0x0096，0x0000}，//禁用链接培训
    { 0x1E,0x0002,0x8357}，8357，//将HS PLL乘数设置为10x，VCO在频率范围的下端运行(我也检查 了频率范围的下端)

    ｛0x1E，0x0003，0xA94D｝，//将HS_RATE_TX和HS_RATE_RX设置为半速率
    { 0x1E,0x0001,0x3000}，3000，//设置模式1:1
    { 0x1E,0x0006,0xF115}，//将LS PLL乘数设置为10x
    { 0x1E,0x0007,0xDC04}，//将LS TX和LS RX系列信道速率设置为全速率

    { 0x1E,0x0004,0x6500}，6500，// Serdes Rx前体均衡器选择：13/9光标振幅(第 TLK DS的45)。 eq[14..12]= 6。 ENTRACK[15]= 0
    ｛0x1E，0x0008，0x0100｝，//自适应LS_EQ (第 50个TLK DS)

    { 0x1E,0x0005,0x2000}，2000，//更改为预强调[7..4]= 0。 POST Cursor [12..8]= 0
    { 0x01，0x00AB，0x0001}，//启用FEC

    { 0x1E,0x000E,0x0008}//重置数据路径

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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Andrei，

    对于XAUI至SFI/XFI操作，您需要将设备配置为10GBASE-KR模式，并禁用特定于背板以太网的功能，如第73条自动协商和10G链路培训。 为此，请按照以下步骤操作：

     

    1.重置设备(将1写入0x1E.0000位15或断言RESET_N引脚)

    2.确保参考时钟选择(156.25 MHz或312.5 MHz)正确–这是通过寄存器0x1E.001D位12 (默认为156.25 MHz)完成的。

    3.通过将1'b0写入07.0000 12位来禁用自动协商

    4.通过将16'h0000写入01.0096 来禁用链路培训

    5.将16'h03FF写入0x1E.8020。  这允许手动配置通常通过KR培训配置的链路设置。

    *** 6. 根据链路条件，您可能需要更改默认配置0x1E.0003和0x1E.0004。  对于光纤连接，我们通常建议将HS_ENTRACK (0x1E.0004位15)更改为1'B1，将HS_EQPRE (0x1E.0004位14：12)更改为3'B101。  这可能是一个起点，但您可能需要进行一些BER测试以优化值。

    7.通过将1'B1写入0x1E.000E位3来重置数据路径。

    ***

    RX设置仍需要某种类型的调整。 您必须在这些设置期间花费时间，直到禁用链接培训功能时(大多数情况下)没有错误。

    HS_SERDES_CONTINT_1/2/3 (由于这是预先强调的，因此不是4，仅适用于铜链路，不适用于光纤链路)。

     

    首先关注：

    HS_ENTRACK

    HS_EQPRE

    hs_peak_disable

    HS_H1CDRMODE

     

    此致，

    Luis Omar Moran

    高速接口

    SWAT团队

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    TI__Guru**** 2473270 points
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    您好Luis，

    非常感谢您迄今为止的支持。

    我认为存在误解，该卡现在在10GBASE-KR模式下工作，但我需要它在10G模式下工作(1对1模式，156.25 MHz REFCLK和3.125Gbps数据速率)。

    TLK初始化后，我读取 channel_status_1：0x1743。

    • HS_AZ_Done = 1，
    • HS_AGC_LOCKED = 0，
    • hs_channel_sync = 1，
    • hs_decode_invalid = 1，
    • TX_FIFO溢出= 1，
    • LS_PLL_LOCK = 1，
    • HS_PLL_LOCK = 1

    当我将0x1写入0x1E.0004位6 ("HS_PEAD_DISABLE ")时，"HS_AGC_LOCKEed"更改为0x1 ("CHANGE_STATUS_1"为0x1F43)

    您建议我们接下来做什么？

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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Andrei，

    很抱歉回复延迟。 对于10G通用，请将设备设置为此模式。 请确保已禁用链接培训和自动协商。 然后，选择用于3.125Gbps数据速率的SERDES PLL乘法器。

    谢谢！
    路易斯
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    TI__Guru**** 2473270 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Luis，

     我发现了问题。  

    我的卡有两个用于156.25 MHz的源时钟：一个用于FPGA，一个用于TLK1.0232万，

    因此，我们始终会收到 TX_FIFO溢出 = 1，

    我将TLK参考时钟配置为 REFCLK1P/N，后者连接到FPGA。

    现在FPGA和TLK使用相同的时钟，一切现在都正常。

    感谢您的支持。