[参考译文] DS90UB914A-Q1：DS90UB914A-Q1交流定时问题

您好，我们可以看到您的附件。 我们将查看您的问题并回复给您。

亲爱的Palaniappan-san；

感谢您的回复。

我正在等待您的快速回答。

此致，

 杉山先生

您好，

根据分析，我同意这一点需要澄清，图6可能没有说明正确的条件。 我们正在进行内部审查，并将在1周内提供更多回复。

尊敬的Liam-san：

感谢 您的支持。

我正在等待您的评估结果，直到本周结束

此致，

 杉山先生

您好，
很抱歉回复延迟，但需要更多时间进行内部审核。
第一个指示值是最大上升/下降时间4ns，应能够降低到3ns。

您好，
我们确信，运行高达100MHz LVCMOS接口时不会出现计时问题。 这已在具有多处理器接口的客户系统中通过DS90UB914A-Q1和DS90UB934-Q1进行验证。
根据内部审查，LVCMOS的最大上升下降时间规格可以满足典型值2ns (典型值)最大值3ns (具有足够的余量)。 我们计划在下一个数据表修订版中更新这些值。
您能否确认处理器对其计时要求的输入电平是多少？ 这是0.2 (是)/ 0.8 (是)。 如果这是0.65 更典型的CMOS/CMOS输入0.35 ，则会为最坏情况计算提供额外的计时余量。

在之前的分析中，假设最坏病例在同一IC中既具有最坏病例缓慢上升/下降，也具有快速上升/下降。 情况并非如此，因为根据IC制造，更快/更慢的设备属性将对PCLK和工艺数据的上升/下降产生类似影响。 删除此假设还将改善最差情况的计算。

此致，
Liam

尊敬的Liam-san：

感谢您的支持。
我确认所需的输入电平为0.8V/2.0V(VDDIO=3.3V)。
你能告诉我上面的上升和下降时间吗？
我只了解更快/更慢的属性。

此致，
杉山先生

您好，

感谢您耐心等待我们对本次调查进行尽职调查，以达到规格利润率。 根据之前的回答，Cload = 8pF (PCLK为8pF)下的最差案例上升下降时间为2.8ns。 对于rout，Cload = 8pF时的最差案例上升/下降时间为3ns。
我们也可以将最小输出保持数据从0.38T增加到PCLK最小值，此分析仍在进行中。

此致，
Liam

您好，
我认为这过于悲观，因为输入的阈值是0.24 * Vdd到0.8 Vdd。
LVCMOS输出的上升/下降时间为20 % 至80 % 或0.66V至2.64V，而IC为0.8 至2.0V或24 % 至60 %
计算应更像0.38UI–0.7ns–1ns > 2ns假设最大PCLK = 100MHz。
任何保留时间的改进都将带来额外的利润。

尊敬的Liam-san：

我认为上升/下降时间也过于悲观。
但II无法理解您的计算。
你能教我这个公式大约0.7纳秒和1纳秒吗？

此致，
杉山先生

尊敬的Liam-san：

感谢您的支持。

我明白了。

我 又是用你们的公式计算的。

这些时机满足了所有情况。

我会向客户解释和报告。

谢谢你。

此致，

 杉山先生