[参考译文] TUSB1310A：外部时钟和电源过滤

您好，John：
请参阅以下答案。 所要求的大多数资料都无法获得。 很抱歉。

1.对于TUSB1310A外部时钟：为获得最佳Tx和Rx抖动性能，建议使用哪种输入：
答 XI (A12)作为单端1.8V时钟输入？
B. REFCLKP/REFCLKN (C13/C14)作为差分时钟输入？ 这些引脚在TUSB1310A数据表中标记为保留，但在旧TUSB1310的SuperPHY和Ultrahub示意图中显示。

答案。 REFCLK不再用作REFCLK，请改用XI。
2.我们正在修订TUSB1310A电源滤波和去耦，以确保Tx和Rx抖动性能，并希望了解有关某些引脚的更多信息。 请确认/回答以下问题？

答 引脚P12 VDDA3P3似乎仅用于USB2，是否正确？ 如果是这样，我们将不会将重点放在其过滤/分离上。

答案。 我没有这些信息，数据表也没有说明。 我建议安装去耦合盖。

B. Ultrahub示意图中的针脚C10 VDDA1P8被命名为US3_VDDO_1P8，可选连接至数字1.8V。 此引脚为什么I/O提供电源，我们最好将其与敏感的1.8V模拟电源分开吗？

答案。 我没有这方面的资料。 我建议单独保留VDDA1P8和VDO1P8。

C. Ultrahub示意图中的针脚C11 VDDA1P1是US3_VDDO_1P1。 此引脚为哪个I/O提供电源，我们最好将其与敏感的1.1V模拟电源分开吗？
答案。 我没有这方面的资料。 我建议单独保留VDDA1P1和VDO1P1。


3. Ultrahub和Superphy原理图中的TUSB1310A引脚C12“VDDA1P1”是超高速PLL电源引脚“VDDA1P1SSPLL”。 为了保证USB3 Tx和Rx抖动作为主机和设备(因为设备是主要使用案例，这两者中比较困难)的良好余量，我想考虑在PLL引脚上添加RC滤波器。 问题包括：

答 针脚C12 PLL针脚是否具有恒定(DC)电流负载(即di/dt为零)？ 如果是，则RC滤波器是此引脚的良好滤波器拓扑。
答案。 我没有这方面的资料。 我建议遵循参考设计的原理图。

B. 此引脚的典型电流和最大电流(mA)是多少？

答案。 有关VDDA1P1引脚的电源编号位于数据表的设备功耗部分。 遗憾的是，这些是针对全轨的，而不是特定的销。

C. 我正在考虑典型的PLL RC滤波器，例如0.43 Ω 或0.56 Ω 的R和1uF，2.2uF或4.7 UF的C，具体取决于所需的引脚电流(mA)和角频率。 例如，如果使用0.43 欧姆和2.2 UF的RC (具有1.1V直流偏置的2.0 UF)，则会导致角频率为185KHz。 引脚C12到Tx抖动和Rx容差的抖动传输功能是否可用？
答案。 抖动容差不可用。

此致，
Gerardo