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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1118063/xio2001-clocking-and-powerdown-sequence-questions
我对该特定 PN 有2个问题：XIO2001IZAJ
数据表显示有两个参考时钟选项。 如果在本地生成差分 CLK、会发生什么情况？
2.这个芯片有一个断电序列： PERST 先置位、然后移除 REFCLK、再移除电源电压。 如果不遵循这个顺序、芯片是否会受到任何损坏？ 或者我们是否需要找到一种方法来实现这一点？
您好！
数据表显示 XIO2001支持本地生成的时钟、因此这不是问题。 第8.3.2.3节介绍了125MHz 单端异步时钟源选项。
2.如果数据表中未遵循任何建议、则 不 能保证器件能够按描述的方式工作。 这在数据表中意味着它可能会损坏。 执行此序列有什么困难？ 您无法在适当的时间关闭 REFCLK 的主要问题是什么？
此致、
Nicholaus
这是否回答了您的问题？ 如果是、请标记为已解决。
是否可以将100MHz 用于本地生成的时钟而不是125MHz？
感谢您的响应， 是否可以将100MHz 用于本地生成的时钟而不是125MHz？
您好、Sumanpreet、
100MHz 参考时钟不支持独立参考时钟拓扑。
XIO2001支持 PCI Express 参考时钟的两个选项：100MHz 通用差分参考时钟或125MHz 异步单端参考时钟。
单端或差分并不重要？
如果使用125MHz 异步 参考时钟。 那么它应该是单端的。
'单端参考时钟连接到 REFCLK+端子。 REFCLK+输入在大约20k Ω 时是一个高阻抗输入。 任何时钟终端设计都必须考虑高阻抗输入。 REFCLK–引脚连接到0.1 μ F 电容器。 电容器的第二个引脚连接到 VSSA。" 第8.3.2.3节
如果这回答了您的问题、请标记为"完成"。
谢谢、
