[参考译文] DP83867IS：无活动链路

您好、May、

是的、可以在没有主动链的情况下将 CLK_OUT 配置为125MHz。 但是、 只需确认您不打算将其用作 MAC 上的 RX_CLK 信号、REF 输入有什么不同？

谢谢、

David

尊敬的 David：

刚刚收到客户的更新、请参阅下面的详细信息。

我们计划将 CLK_OUT 125MHz 用作 MAC 的 REF CLK。 您能解释一下您的建议的根本原因。 如果我们考虑串联多个 PLL、我也会有同样的问题。 PHY REFCLK 25MHz -> 125MHz PHY PLL CLK_OUT -> MAC 125MHz REF_CLK IN -> MAC RGMII PLL？？？。 RGMII MAC 中是否涉及 PLL？ 我希望所有的时钟频率均为125MHz。
PHY 和 MAC 在相同的25MHz 时钟域中运行

谢谢你。

此致、
5月

您好、May、

RX_CLK 是 MII 信令的一部分、需要与 RX_D0 - RX_D3线具有特定的时序关系。 CLK_OUT 不 应用于此目的。  

但是、它听起来 MAC 的 REF CLK 有所不同、因此这应该是可以的。  

谢谢、

David

尊敬的 David：

您能否建议您在没有有效链接的情况下配置 CLK_OUT 125MHz？  客户认为其125MHz TX_CLK 的频率范围是内部25MHz 至125MHz PLL

谢谢你。

此致、
5月

尊敬的 Maynard：

您可以在寄存器0x170中配置 CLK_OUT 引脚。  

125MHz CLK_OUT 由 PLL 从25MHz 参考时钟生成、是的。

谢谢、

David