[参考译文] DP83867IR：1Gbps 时的时钟波形

您好、Priya、

我对范围快照有几个意见和问题。 以下是我的意见和问题：

• 从发送给我的快照中、您是否可以在终点获取信号的快照？ 例如、如果 SoC 正在发送数据包、则应在靠近 SoC 的位置测量 TX_CLK。 我在 RX_CLK 上看到了一些反射、这可能是测量导致的。
• 有关上升和下降时间以及其他时序限制、请参阅数据表表的7.10和7.11。
• 您的 TX 时钟信号看起来不正确。 它应在0至 VDDIO 之间摆动。 上升和下降时间似乎太长。 它是否符合数据表要求？

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此致、

林山民

您好！

我的连接是-以太网交换机-->终端电阻器(0欧姆)--> PHY 芯片。

此开关采用 BGA 封装、我无法访问该引脚。 我先前共享的波形在靠近开关的电阻端探测。 开关和电阻器之间的布线长度为213mil。  

我还在 PHY 芯片的 TX_CLK 引脚上直接探测、它与之前的波形(RGMII2_TXC)没有很大差异。

正确的是、上升和下降时间不符合规格。 电阻器和 PHY 芯片之间的布线长度为1990mil、我认为这不是很重要。 布线电容为~6.5pF。 本应用手册建议将布线长度最小化为5000mil 以下。

我尝试移除端接电阻器(基本上断开 PHY 连接)、并在靠近开关的同一电阻器焊盘处探测时钟、波形得到显著改善。

因此、它的迹线或 PHY 芯片本身会加载信号。 PHY 数据表将输入电容指定为5pF。 是否有任何可控制输入压摆率的配置设置？

您好、Priya、

我们的 PHY 在 MAC 侧具有固定阻抗。  以下是解决您问题的两种可能的解决方案：

• 您是否能够控制 MAC 侧的上升和下降时间或压摆率？
• 否则、改善电容有助于改善压摆率

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此致、

林山民