[参考译文] LMH0341：LVDS 输出位映射

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1119182/lmh0341-lvds-output-bit-mappings

器件型号：LMH0341

我们正在为 HD/3G-SDI 应用开发基于 LMH0341的新产品。

您能否为串行 SDI 输入流至 LVDS 并行输出流的串行至并行转换提供完整的时序图？我需要知道位映射是如何完成的。这在数据表中并不完全清楚。我认为位映射与我所附的图类似、但我不确定。请确认吗？

此外、RXCLK 在以下情况下的默认时钟频率是多少：

1) 1) HD-SDI 运行？

2) 2) 3G-SDI 运行？

非常感谢你的帮助。

Simon。

3 年多前

0 admin 3 年多前

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您好、Simon、

您的理解是正确的。在接收时钟的每个上升沿或下降沿、RX0至 RX4 LVDS 差分对上将有5个新符号。这些符号是顺序符号-例如、RX0和 B、G、... RX1和等上的符号 A-F-...、如图中所示。

器件自动检测数据速率并自动提供相应的接收时钟。 LVDS 位排序如上所述。

对于 SDI 应用、有一个处理 SMPTE 所需的这些低级和扰频的 FPGA IP 示例。我不确定您是否可以访问此 FPGA IP -请注意、这是原样的。此示例代码还会生成色条或其他图形、以快速启动和运行您的应用程序。如果您无法访问此 IP、请向我发送朋友请求以及您公司的电子邮件地址、以便您可以访问此 IP。

此致、Nasser

0 admin 3 年多前

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感谢您确认我的时序图是正确的 Nasser。我只是想100%确定...

谢谢、我已经能够访问示例代码。当然、视频解码模块(例如解扰、CRC、标准检测看起来很有用)。但是、I/O 模块和时钟生成适用于最新的 Xilinx Vivado 工具不再支持的较早一代 Xilinx FPGA。这些将需要进行一些修改、以使用最新基元替换 DDR 寄存器和 DCM_SP 组件)。

此致、Simon。

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