[参考译文] DSLVDS1048：转换期间的不良尖峰

您好、 Faisal

您可以共享您的设置、原理图和布局吗？

谢谢

David

你好、David

这是电路的一个快照。 我使用 DSLVDS1048的输出驱动 TMUX6112。 DSLVDS1048接收来自 FPGA 板的输入。 互补输入端仅 由它们之间的100欧姆电阻器端接。  

谢谢你

费萨尔

您好！

您是否仅在 RIN2+2和 Rin3+/-上看到尖峰？

需要将100欧姆端接放置在尽可能靠近 RX 的位置、以最大限度地减少信号反射。

谢谢

David  

你好、David

我看到所有 Rins 上都出现尖峰。

谢谢

费萨尔

费萨尔

如果您只切换 Rin4+/-、您是否会在 Rin1+/-上看到尖峰？

您还可以共享设计的原理图和布局吗？

谢谢

David

David  

是的、我也会在切换的通道上看到尖峰。  

我正在使用 Cadence Allegro amd OrCAD。 很遗憾、许可证已过期、因此我现在无法访问原理图。  

谢谢你

费萨尔

费萨尔

LVDS 标准(ANSI/TIA/EIA-644)为 LVDS 接收器指定了±100mV 的最大阈值。 我从示波器捕获中看到、您正在驱动~3V 信号。 您能否降低 Rin4+/-上的信号振幅并查看 Rin1+/-上的尖峰是否消失？ 我正在尝试查看通道间的串扰是否是这里的根本原因。

谢谢

David

David

3V 信号实际上是 FPGA 输出的+-100mV LVDS 信号的对应器。 我使用该信号将输入信号到接收器的状态转换可视化。  

如果您在这里发现串扰的任何影响、请告诉我。

谢谢

费萨尔

费萨尔

那么、该3V 来自哪里呢？ 我看到噪声尖峰对应于3V 信号的上升和下降、并尝试了解此3V 信号的源。

谢谢
David

David

3V 或 TTL 信号来自 FPGA 单元。 FPGA 可以以 LVDS 和 TTL 等多种形式提供相同的信号。 我将 TTL 信号应用于示波器以在示波器中可视化、但使用+-100mV LVDS 信号驱动接收器 IC。  

是的、尖峰在逻辑电平转换时发生。

谢谢  

费萨尔

费萨尔

  我在实验室中有 DSLVDS1048 EVM、请给我一天时间、让我看看我是否可以重复 EVM 上的问题。

是否有机会解决许可证问题、以便您可以向我发送原理图和布局文件？

谢谢

David

David

衷心感谢您的努力。 请告诉我您看到的内容。

我希望在本周四获得续订的许可证。  

最好

费萨尔

费萨尔

我认为我能够在 EVM 上重现此问题、现在我正在寻找一种方法来降低尖峰。 如果我可以找到解决方案、我将对其进行更新。

谢谢

David

David

很酷！ 请告诉我。

谢谢  

费萨尔

费萨尔

在驱动 DSLVDS1048 LVDS 输入时、您是驱动差动还是单端？ 如果您是差动驱动、您能否减小线对内偏斜并查看尖峰是否变小？

谢谢
David

David

我以差分方式驱动它。 在我的新设计中、我将减少线对内和线对间偏斜。 重现此场景时、您是否看到任何其他问题？ 串扰是否会导致问题？

请告诉我。

谢谢你

费萨尔

你好、David

非常感谢您的建议。 我正在将您推荐的技术应用到我的新设计中。 希望它能正常工作。  

最好

费萨尔