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[参考译文] SN65LV1224B:尽管信号质量良好、但锁定信号仍然不稳定

Guru**** 2393725 points
Other Parts Discussed in Thread: SN65LV1224B, SN65LV1023A

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1127243/sn65lv1224b-unstable-lock-signal-despite-quality-signals

器件型号:SN65LV1224B
主题中讨论的其他器件: SN65LV1023A

您好!

我一直在使用 MAX9205/MAX9206和 SN65LV1023A/SN65LV1224B 串行器/解串器 LVDS 对进行大量测试。 使用 Maxim Integrated CHIPS 进行测试时、我成功地获得了稳定的锁定信号(超过10小时、而 MAX9206!LOCK 信号变为逻辑高电平)、具有16.666、20和25 MHz 的不同 TCLK/REFCLK 频率。 我一直在使用 MAX9205EVKIT 评估板进行测试。 最近、我将引脚兼容的 SN65LV1023A 和 SN65LV1224B 交换到了 MAX9205EVKIT 上。 我希望能够利用 TI SN65LV1224B 提供的10MHz 的较低最小 PLL 频率。 TI 器件中的 PLL 似乎运行方式不同? 我的测试设置没有变化、但我遇到了位错误、!LOCK 信号即使在最低频率10MHz 时也会变为逻辑高电平。 当我将频率增加到11、12 13 MHz 等时,!lock 信号会变差 它在16.667 MHz 频率下不可用、我之前在 MAX9206上取得了很大的成功。

我是否错误地假设这些是引脚兼容的?

我将提供一个干净的 TCLK 和 REFCLK。 我使用的是10米长的 Cat5e。 在测试 MAX9205/9206对时、这两个变量是相同的。 所附的是一些示波器图像。 一个显示了在 TCLK 信号上触发时的无限持久性。 您可以看到、TCLK 的抖动很小、LVDS 差分数据的相位关系是恒定的、抖动也很小。 实心蓝色条表示 TCLK 和 REFCLK 之间的相位关系不是恒定的。 它们位于不同步的独立 PCB 上、但这是可以的、我能够使用采用相同设置的 MAX9205/9206对成功发送数据。 SN65LV1224B 上的 PLL 未被锁定到此串行数据、我感到很惊讶。 第二个图像触发!lock 信号变为逻辑高电平。

提前感谢您抽出宝贵的时间提供宝贵的建议。 此致、

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    您好!

    是否 首先在 SN65LV1023A 和 SN65LV1224B 之间发送同步模式?

    谢谢

    David

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    尊敬的 David:

    感谢你的答复。 有两种情况:
    1 SN65LV1023A 正在持续传输。 数据表建议解串器锁定所需的时间比发送同步模式更长、但 SN65LV1224B 最终将通过随机锁定与串行数据同步来锁定。 在该数据之后、它应保持锁定状态、因为它接收的串行数据质量良好。 我们对 MAX9205和 MAX9206进行了多次测试、其中!LOCK 信号在 MAX9205连续传输的串行数据的初始 PLL 修正后保持低电平。

    我们最感兴趣的是情形#1、因为我们认为、如果!lock 信号在我们持续传输数据时能够保持低电平一段较长的时间、这将提高可靠性并减少位错误。 下面的情形#2是我们将如何使用这些 IC、如果!lock 信号在传输期间保持低电平、这就足够了。 但是,当我们在周末进行测试时,MAX9206 !LOCK 信号保持低电平将近60小时。 我们很惊讶地看到 SN65LV1224B!LOCK 信号只有在接收数据几分钟后才变为逻辑高电平。

    #2正确的程序。 !PWRDN 和 DEN 拉至逻辑高电平。 等待2048*TCP (SN65LV1023A 的数据表建议串行器 PLL 的最小值为1026*TCP)以使其稳定。 将 SYNC2拉至逻辑高电平的时间超过6*TCP,但小于1026*TCP,发送1026*TCP 的同步模式,见证 SN65LV1224B 上的!lock 信号变为逻辑低电平,请求从 SN65LV1023A 传输真实数据,接收数据,通过拉!PWRDN 和 DEN 逻辑低电平关闭串行器。

    希望这种解释有所帮助。 我很乐意提供任何其他信息。 再次感谢你的帮助。

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    您好!

    对于方案#2,在接收数据几分钟后,您是否仍然看到!lock 信号变为逻辑高电平?

    由于 TCLK 和 REFCLK 位于两个单独的 PCB 上、您是否可以将这两个时钟绑定到同一个时钟源并查看 LV224B 是否能够锁定?

    您能否捕获 REFCLK 和 RCLK 并测量其各自的频率?  

    谢谢

    David

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    再次感谢 David、

    对于方案#2,您是否仍能看到!LOCK 信号在接收数据几分钟后变为逻辑高电平?”
    我们的传输非常短、我们发送同步模式、等待正确的1026 TCP、然后传输65536 * 8位传输(选择不使用10个可用位中的2个)。 这需要不到10ms 的时间、每次我们"查看"它时!lock 状态都会保持低电平。 当我们对重复传输进行长时间测试时,会有少量!lock 状态事件变为高电平。

    "由于 TCLK 和 REFCLK 位于两个单独的 PCB 上、您是否可以将这两个时钟绑定到同一个时钟源并查看 LV224B 是否能够锁定?"
    由于 REFCLK = TCLK 是作弊行为、我们已经越过了这个等级。 当我们过去执行此操作时,!lock 状态始终保持稳定,并且低于您所期望的值。

    "您能否捕获 REFCLK 和 RCLK 并测量其各自的频率?"


    CH1 = REFCLK / CH2 = RCLK

    它们都是10MHz。 当我采集多个单个信号时、会捕获相对相位变化、但这是预期的。 我在测量 TCLK (在不同的电路板上)和 RCLK 时获得相同的结果。

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    您好!

    您是否有一个频率计数器可用于测量 TCLK 和 REFCLK、我们需要确保它们处于+/-100ppm 范围内。

    谢谢
    David