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[参考译文] TFP410：内部上拉/下拉

admin
Guru**** 2536440 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1064714/tfp410-internal-pull-up-down

器件型号：TFP410

您好！

SYSBOOT 0至18个 CPU 端子(AM437x)连接到 DATA0～15、 DE、HSYNC、 VSYNC 端子。

为了在加电期间保持所需的电平、SYSBOOT 引脚与一个10k Ω 上拉或下拉电阻器相连。

问
   该器件的 DATA0～15、DE、HSYNC、VSYNC 在 PD=低电平时是否具有内部上拉/下拉电阻？
客户担心内部上拉会阻止正确选择引导顺序。


此致、
Hiroshi

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    TI__Guru**** 2536440 points
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    Hiroshi：

      从数据表中可以看出、PD 处于低电平期间未显示 PU/PD、但我将检查设计以确认。

    此致

    Brian

  • 0
    TI__Guru**** 2536440 points
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    Brian - San、

    谢谢你。
    我正在等待您的回答。

    此致、
    Hiroshi

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    TI__Guru**** 2536440 points
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    Hiroshi-San：

      这些引脚没有 PU/PD

    此致

    Brian

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    TI__Guru**** 2536440 points
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    Brian - San、

    非常感谢。

    此致、

    Hiroshi