[参考译文] DP83867IR：自协商完成后 dp83867IR 连接出现问题

您好、Scott、

感谢您的查询。 我会将其提交给团队进行讨论。

同时、什么是链路合作伙伴？ 此外、您能否提供一个直观的方框图、以便我进一步了解哪些互连？ 我不熟悉此 PS 首字母缩略词。

此致、

Gerome

您好、Scott、

此外、目标 MAC 接口是什么？

此致、

Gerome

Gerome、您好！  

我获得了发送一些原理图屏幕截图的权限。 下面应该是我们如何在设计中将 PHY 连接到 FPGA 的一些图像。

此外、"PS"(处理系统)是 Zynq FPGA 架构的一部分、允许用户从板上的 ARM 处理器访问外设、例如 TI PHY。 这样、系统就可以直接使用这些器件、而无需任何自定义用户固件/"胶合"逻辑。  可以在 https://www.xilinx.com/products/intellectual-property/processing_system7.html 中找到有关此过程中涉及的 Xilinx IP 的说明 

MAC 接口是基于软件的，目前，我们在测试时使用的是 emacps https://xilinx.github.io/embeddedsw.github.io/emacps/doc/html/api/index.html 。  当我们迁移到系统上放置 Petalinux 操作系统时、这可能会更改为基于 Linux 的驱动程序。  

我尝试连接多个不同的器件(PC 端口、以太网交换机和 Insignia USB2.0至以太网适配器)、所有这些器件都已进行自动协商、但无法执行 ping 操作并显示与上述相同的寄存器读数。 我在每个实例中检查了几次、以确保在与 FPGA 相同的域中将网络连接设置为良好的静态 IP。   

请告诉我这些图像是否可读(当我将它们添加到该论坛时、当我展开时、它们看起来非常小且模糊)。 如果有问题、我可能需要通过电子邮件直接发送。  

我们系统中实现的 PHY：  

XC7Z030的连接

Xilinx IP 内的连接。  

此外、本网页还提供了一些图表、其中更详细地解释了这些 FPGA 的数据流。  https://xilinx-wiki.atlassian.net/wiki/spaces/A/pages/478937213/MPSoC+PS+and+PL+Ethernet+Example+Projects 如果您需要有关系统设置方式的更多信息、请告诉我。  

谢谢！

-Scott   

您好、Scott、

感谢您提供所有信息。 PHY 的电缆(MDI)部分似乎工作正常。 因此、问题似乎出在 PHY 的 MAC (MII)部分。 您在 PHY 中尝试的每个链路伙伴都产生了相同的结果、这一事实让我来看看这一部分。 为了使 ping 正常工作、当 PHY 连接到另一个 PHY 时、MAC1转 PHY1接口、PHY1转 PHY2接口和 PHY2转 MAC2接口都必须正常工作。 由于 PHY1至 PHY2接口工作(有链路)和 PHY2至 MAC2 (假设它们是工作设备)、MAC1至 PHY1接口看起来是您的问题所在。 我在设置寄存器中注意到您在 RGMII 中有一个移位(寄存器0x6f = 0xD70、其中 RX 移位为0、TX 移位为2.5ns)。 这是故意的吗？

此致、

Gerome

Gerome、您好！  

感谢您指出本演示。 2.5ns 延迟不是故意的、我们应该是 PAP (为器件上的 VDD1P1提供1.1V 电压)、而器件的.pdf 指示寄存器0x6f 的前几位用于 RGZ 模式。

就在这种情况下、我将 LED_1/LED_2物理绑定到模式0以使寄存器0x6f = 0xD00。 [我还捆绑了 LED_0、因此器件在启动时不再处于镜像模式。] 我将把自协商后获取的新寄存器转储附加到这个帖子中。  

更改与0x6f 关联的值仍然无助于解决我们遇到的问题。 我同意我们应该查看 MAC1到 PHY1接口。 我们是否应该考虑其他一些问题来帮助调试此问题？  

我想我应该包括在内、我看到设置 RX/TX 延迟时序的唯一其他区域在 TI 器件的默认 Xilinx 代码范围内。 寄存器0x86设置为0xA8、0x32 设置为0xD3。 这应该是设置 RX 和 TX 时钟的延迟并启用移位模式(它们在这个代码的注释内调用这个 TX/RX 调优)。   

请告诉我我们是否还有其他可以检查的东西。 随着自举的改变、我现在能够使用 Xilinx 回显服务器中未经修改的代码、并实现自动协商、但仍然没有 telnet 连接或 Ping。   

谢谢！

-Scott

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