[参考译文] DS90UB948-Q1：使用外部时钟时 HSYNC 时序稳定性

您好、 Alexandre、

亚伦明天将回答这个问题，感谢你的耐心。

此致、

Michael W.

您好、Alexandre、

PCLK 具有±100ppm。 通常情况下、几个像素的差异不应成为问题。 您需要确保显示屏具有准确的视频时序、并对串行器侧的正确值进行编程。

Aaron

Aaron、您好！

为了确保我的理解正确：

我应该按如下方式对 DSI 间接寄存器进行编程：

0x20 (4)=0 => 0：不重新生成原始 VS/HS 时序

0x30 = 0

0x31 = 18h => 24个 Hsync 脉冲

0x32 = 0

0x33 = 03h => 3 VSYNC 脉冲

是否有任何其他寄存器要配置？

亚历山大

Aaron、您好！

我们尝试配置、如上所述、并存在闪烁

您好、Alexandre、

您是否使用941AS 的外部时钟源？ 您可以告诉我您的原理图吗？ 谢谢。

Aaron

您好、Aaron、

是的、我们将为941AS 使用外部时钟源。 串行器/解串器链路良好、我们没有任何锁定丢失。

如何私下分享原理图？

亚历山大

您好 Casey、

感谢您的解释、

您是否有应用手册介绍了如何设置分频器寄存器的 FIFO 大小和 REFCLK 值？

由于 DSI 时钟取决于显示的细化、因此很难将 DSI 的像素时钟频率与 REFLCLK 和分频器精确匹配。

在我们的最后一次测试中：

• 我尝试使用任意信号发生器(抖动低于40ps)、像素时钟频率高达3十进制精度 =>屏幕仍然闪烁
• 总水平长度的一半的 FIFO (DSI_SYNC_DLY 0x34和0x35)为黑色
• FIFO (DSI_SYNC_DLY)= 总消隐=>屏幕为黑色
• FIFO (DSI_SYNC_DLY)= HSYNC + 后沿=> 屏幕仍然闪烁
• FIFO (DSI_SYNC_DLY)= HSYNC => 屏幕仍然闪烁
• FIFO (DSI_SYNC_DLY)=  后沿=> 屏幕仍然闪烁
• 关于 M/N 分频器、自动值为 0x3A = 02h 和0x3B = 03h  
• 要应用的确切公式是什么？ 看起来像：Fpxclk = Fdsi * nbre lane * M /(8 * N)
• 我尝试使用不同的配置来接近我们的 REFCLK、但我有至少0.1MHz 的差异、并且我不会看到任何更多或更少的闪烁

有什么想法吗？

此致、

亚历山大

您好 Casey、

在 DSI 时钟模式下、显示正常工作、但由于 DSI 抖动超出了 FPD 链接抖动要求、因此由于 SerDes 锁定丢失、我们会出现一些闪烁。

如果我使用 PATGEN 和自定义时序来驱动屏幕、则效果良好。

如果我使用 PATGEN、DSI 时序和外部时钟(也使用内部时钟)驱动屏幕、则会持续闪烁

此致、

亚历山大

屏幕配置的下方

我的初步结果来自另一种配置、它提供了相同的行为。

此致、

亚历山大

亚历山大

我不是完全理解您的意见、所以让我对问题进行一些跟进：

在 DSI 时钟模式下、显示正常工作、但由于 DSI 抖动超出了 FPD 链接抖动要求、因此由于 SerDes 锁定丢失、我们会出现一些闪烁。

[Casey]好的  

如果我使用 PATGEN 和自定义时序来驱动屏幕、则效果良好。

[Casey]说到定制计时、您认为这意味着什么？ 您是指具有内部时序生成和内部时钟的 PATGEN 吗？ 如果是、那么您设置了哪些计时参数以及时钟速率？

如果我使用 PATGEN、DSI 时序和外部时钟(也使用内部时钟)驱动屏幕、则会持续闪烁

[Casey]我想您说的是基于 DSI 输入的具有外部时序(和时钟)的 PATGEN、测试期间该输入将进入941AS。 无法启用外部时序和内部时钟。 如果 PATGEN 处于外部时序模式、它将始终使用外部时钟

如果使用内部时序和外部时钟驱动 PATGEN、会发生什么情况？ (外部时钟是来自 REFCLK 的时钟、而不是 DSI 时钟)。 在这种情况下、它是否闪烁？  

顺便说一下、如何测量到达显示屏的生成水平时序间隔？ 您如何确定特定像素值？

我怀疑正在发生的情况是、您的 DSI 源提供的时序不稳定、无法始终如一地满足显示屏的 DPI 时序。 这可能是由许多不同因素造成的、但我们在以下应用手册 中提供了有关此现象的详细示例：https://www.ti.com/lit/pdf/snla356 

请参阅第4.3节  

此致、

Casey  

如果我使用 PATGEN 和自定义时序来驱动屏幕、则效果良好。

[Casey]说到定制计时、您认为这意味着什么？ 您是指具有 内部时序 生成和 内部时钟的 PATGEN 吗？ 如果是、那么您设置了哪些计时参数以及时钟速率？

[Alex] 在配置方面、我们有：

您好、Alexandre、

0x65 = 0x08和0x65 = 0x00是等效设置。 它们都意味着 PATGEN 使用外部时序和外部 PCLK、因为0x65[4]在0x65[3]= 0时无效。  

PATGEN 结果表明、如果您在内部生成视频时序并使用内部或外部时钟、则视频运行正常。 只有从 DSI 源提取时序时、您才会看到问题、这再次表明您的 DSI 源端数据包结构中发生了意外情况。  

对于此问题：

顺便说一下、如何测量到达显示屏的生成水平时序间隔？ 您如何确定特定像素值？

[Alex]我测量 HSYNC 事件期间的时钟周期数、前沿、显示数据。  

[Casey]但我的问题是、您具体如何进行此测量？ 因为您提到解串器为948、是 OpenLDI 输出。 因此、HSYNC/VSYNC 嵌入到 LVDS 数据流中、不会输出到各个引脚。 DSI 还以数据包形式输出 HSYNC/VSYNC、因此它们不是离散信号。 您如何探测此情况？

我认为、为了进一步进行调试、您确实需要获取合适的设备来正确分析您的 DSI 输出流、如应用手册中所述、从而帮助您更详细地确定从源端提供的内容。  

如果在使用 PATGEN 时、在发出的同步时序与同步时序匹配之前、您已经上调或下调了 REFCLK 的频率、则显示屏应该正常工作。 如果在这种情况下时序不稳定，则可能与源将 LP->HS 转换到数据的 BLLP 周期的方式和位置有关。 如果您使用 HS 消隐数据包而不是 LP->HS 来表示水平消隐期、则会获得更稳定的计时。  

此致、

Casey  

您好 Casey、

LVDS 信号像素测量的相关信息、请参阅屏幕截图下面的内容。

我测量 HSYNC 期间时钟上的上升时间转换数。 我检查数据是否与 HSYNC 相对应。

关于消隐、由于没有数据、因此更容易。

测量在 LVDS 的通道2和时钟通道上完成

DSI LP/HS 转换在每一帧完成、而不是每条水平线完成。 我们可以使用示波器观察转换。

我还可以观察 MIPI 通道上的消隐、但我没有测量它及其稳定性。

我认为、为了进一步进行调试、您确实需要获取合适的设备来正确分析您的 DSI 输出流、如应用手册中所述、从而帮助您更详细地确定从源端提供的内容。  

您是否有此类测量的"低成本"设备参考？

如果您使用 HS 消隐数据包而不是 LP->HS 来表示水平消隐期、则会获得更稳定的计时。  

=>这话什么意思？ 在 DSI 源(Snapdragon micro)或串行器端配置它是什么？

如果 LP/HS 转换的时序不稳定，那么为什么在串行器使用 MIPI 时钟时它稳定呢？

此致、

亚历山大

嘿 Alex、

好的、我仍然很困惑您是如何进行该测量的、以及如何区分 HSYNC/VSYNC/DE…… 我看不出您是如何从示波器屏幕截图中看到它的、但无论如何、这是您的另一个问题。

您曾提到过、在 DSI 时钟模式下的 PCLK 中、显示屏不闪烁、但您还说过、当您使用外部时序0x65 = 0x08执行 PATGEN 时、视频闪烁。 如果 DSI 时序正确、则不应出现这种情况。 执行此测试时、您要为 BRIDGE_CLK_MODE 设置什么？ 如果您设置00 vs 01、它会发生变化吗？

我唯一能想到的是、您所应用的 REFCLK 频率与来自源的平均视频 PCLK 的频率相同。 在 DSI 时钟模式下的 PCLK 中、您说它工作正常。 在此模式下、您能否在948侧测量精确的 PCLK 频率？ 当您进入外部 REFCLK 模式时、该频率是否等于您对 REFCLK 引脚施加的频率？  

此致、

Casey  

您好 Casey、

如果您查看下面的屏幕、我们会看到从垂直转换到水平转换的转换。 如果没有专用设备、手动读取是唯一的选择。 例如 I2C 或 UART。

关于 REFCLK 频率，源 PCLK 的可接受容差是多少？

这是否意味着我们需要首先与振荡器供应商核实可用频率？ 并在屏幕计时和频率之间找到最佳折衷？

是否有一个与 MIPI 时钟同步的具有抖动衰减器的可编程 PLL？

 我将在星期一使用我们的信号发生器进行新的测量、并应用 DSI 时钟模式的精确时钟。

此致、

亚历山大

您好、Casey、

我们还有其他问题：

为什么使用 MIPI 时钟时 LVDS HSYNC 保持稳定、并在使用外部参考时钟时变得不稳定？

关于 MIPI HS 消隐、而不是 LP->HS、我们已经应用了这一点。 我们看到 LP11每帧转换一次(大约16ms)、我们看到每一个水平周期的消隐。

否则，使用 MIPI 突发模式是否更有趣？

那么，要配置的主寄存器是什么？

我使用可编程信号发生器进行新测试、并使用 DSI 时钟模式下的 PCLK 对其进行编程。

我假设 SSC 可接受30kHz 偏差。

我看不到任何改进。

此致、

亚历山大

您好、Alexandre、

在器 件鉴定期间、我们使用 LMK61E0M 作为外部 REFCLK 模式的 REFCLK 源、从而能够根据系统调优(941AS EVM 上也包含作为可选填充组件)对精确且灵活的频率进行编程。 这可能值得考虑作为您的系统设计的一个选项。

除了 DSI 计时不稳定的情况外、我们尚未发现任何 HSYNC 计时稳定性问题、因此您的系统中出现的问题仍然不清楚。 您提到过在 DSI 时钟模式下测量 PCLK 速率、然后针对外部时钟模式对 REFCLK 应用完全相同的 PCLK 速率？ 测得的频率是多少？

您在最近的帖子中提到 SSC 正在应用？ 这听起来很可能是相关的。 您能否尝试禁用 SSC 并使用固定频率来查看问题是否已解决？

此致、

Casey  

您好 Casey、

低于 DSI 时钟模式下的测量频率：

• 最小值= 75.837942MHz
• 最大值= 75.956176 MHz
• 平均值= 75.897059 MHz

我使用75.89的固定频率进行测试、然后在75.83和75.95MHz 之间进行测试。

我们已经在没有 SSC 的情况下进行了测试、但没有改进。

在测试过程中，您如何检查计时？ 像素时钟或时间？ 它有多稳定？

我只是想了解为什么在 MIPI 时钟模式下计时是稳定的、而不是使用 REFCLK。

显示控制器是否有特定要求？ 喜欢计时容差？

此致、

亚历山大

您好、Alexandre、

在我们针对该模式的功能测试中、我们在不同的时钟配置下向显示屏提供了图像、并对其进行了长时间监控、以查看是否存在任何伪影、闪烁、视觉中断等  

我在这里可以想到的唯一解释是、为什么您只在外部 REFCLK 模式下看到问题、那就是在 DSI 时钟模式下、您的数据使用用于为数据计时的完全像素时钟计时。 因此、如果像素时钟频率略有变化、它不会改变每个计时间隔期间提供的像素数量。 它只会将像素速率本身略微上下变化。

如果您处于具有固定频率 REFCLK 的外部 REFCLK 模式、且具有严格的频率容差、则您的像素时钟输出速率应保持非常稳定、因为它直接由振荡器计时。 但是、您从源获取像素数据的速率会根据您的测量结果以大约100kHz 的频率上下变化。 那么、这是如何在器件内得到补偿的呢？ 它必须填充或删除像素、以确保 FIFO 不会溢出/欠载、因为它无法更改像素的时钟频率。  

您使用的特定显示在像素方面对水平计时非常敏感、但只要每个计时间隔中的像素数量是恒定的、就对像素时钟速率的变化不太敏感。 这往往因显示屏而异。  

我们没有与 DSI 时钟容差相关的 REFCLK 容差规格、但一般经验法则是+/-100ppm、以避免对每个计时间隔的像素数进行任何更改。 因此、在75MHz PCLK 下、这将转换为大约7.5kHz 的偏差。  

您可以在此设计中使用 DSI 时钟模式来避免出现问题吗？

此致、

Casey