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[参考译文] HD3SS3220：DIR 引脚 VCC33上拉电阻、以 VDD5上电要求为基准

admin
Guru**** 2539500 points
Other Parts Discussed in Thread: HD3SS3220

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/973724/hd3ss3220-dir-pin-vcc33-pull-up-referred-to-vdd5-power-on-requirements

器件型号：HD3SS3220

您好！

我将使用 HD3SS3220设计 USB-C UFP 方案。 我的问题是关于 DIR 引脚的上拉电压。

很明显、DIR ping 应该以3.3V 的电压上拉(请参阅 此答案)、但也确实应该在 VDD5电源轨之后施加此电压(请参阅 TI 数据表上的7.3.12 VDD5和 VCC33上电要求)、因为它是一个非失效防护引脚。 我正在设计数据表"8.2.4典型应用、UFP 端口"中 TI 建议的方案、表8-3中有以下陈述：对于 C 型端口的 VDD5 VBUS、可以使用。 怎么可能？ VBUS、因此 VDD5可以在没有任何 VCC33的情况下断开和重新连接、因此违反了 DIR 引脚的电源时序。

提前感谢、

Fabio

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    TI__Guru**** 2539500 points
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    您好 Fabio、

    通常、由 Vbus 供电的系统将使用 LDO 或其他稳压器生成3.3V 电源轨。 如果这些是单独的、系统必须注意 Vbus 断开以断开3.3V 电源。    

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    TI__Guru**** 2539500 points
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    您好、Malik、

    感谢您的回答。

    第一个想法是使用外部3.3V 电源、但现在我考虑使用 LDO 直接从 VBUS 生成3.3V 电压(仅适用于 HD3SS3220)、正如您所建议的那样。 在这种情况下、使用 LDO 时、我不会尊重 t_VDD5V_PG 时序要求(数据表中的图7-2)、这是否正常？  

    作为侧注、我认为您应该在数据表(第17页)中查看此短语(请参阅下面的内容)、因为不能将 DIR 引脚上拉至与 VDD5 (https://e2e.ti.com/support/interface/f/138/t/827863)不同的电源轨

    HD3SS3220非失效防护引脚如下：端口、ADDR、SDA/OUT1、SCL/OUT2、INT_IN/OUT3、
    VCONN_FAULT_N 和 DIR。 如果这些非失效防护引脚中的任何一个被上拉至 VDD5以外的电源、那么
    VDD5电源必须在 VCC33电源之前加电、如图7-2所示。 如果无法实现
    在 VCC33之前为 VDD5加电、那么 ENn_CC 引脚必须保持高电平、同时两个电源都在斜升和
    然后在两个电源稳定后置位低电平、如图7-3所示。

    最棒的

    Fabio

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    TI__Guru**** 2539500 points
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    您好 Fabio、

    为了确保正确复位、仍应遵循此时序。 在这种情况下、应使用 EN 引脚的 LDO。 添加一个来自 Vbus 的 RC 电路、以便在5V 稳定后至少2ms 延迟3.3V 电压轨的斜坡、应使设计满足所有必要的限制。

    我们正在内部努力为这一评论添加一些澄清。  

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    TI__Guru**** 2539500 points
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    您好、Malik、

    非常感谢您的所有澄清。

    最棒的

    Fabio

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    TI__Guru**** 2539500 points
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    您好 Fabio、

    很高兴为您提供帮助。 此外、请记住、假设 LDO 的 EN 引脚为高电平有效、则上述解决方案有效。