[参考译文] DP83867CR：配置、搭接、设计和布局信息

admin

Other Parts Discussed in Thread: TIDA-00204

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/971584/dp83867cr-configuration-straps-design-and-layout-information

器件型号：DP83867CR
主题中讨论的其他器件：TIDA-00204

您好！

我们使用 SOM (带 AM335x)和基板的定制设置、我们希望在其中迁移到新的 PHY (从 AR8035-AL1A 到 DP83867CRRGZ)。下面是我的问题：

Autoneg 禁用功能数据表第48页显示 RX_DV/RX_CTRL 的"需要搭接"、或者如果不可能、必须在配置寄存器4中清除某个位。我们在初始设计中没有设置自举、因此可以从 U-boot 中清除该位。如果没有执行这两个操作、您是否会将其视为设备工作的主要障碍？
遗憾的是、某些信号在 RGMII 接口中误交换(RX_CTL 与 RX_CLK 和 RX_D0与 RX_D1)、因此我们想放置一些 mod 导线、以便在进入基板的新修订版之前验证基本功能。我知道这会破坏阻抗和长度匹配、但我是否认为即使在较低速度下也有机会工作、只是为了验证基本功能、或者没有必要进行该修改？
关于 RGMII 接口、Rx 和 Tx 总线内的长度匹配应该有多严格？我看到 TIDA-00204参考设计使用0.254mm。我知道、更紧密的匹配会更好、但如果更松散的匹配大约为4-5毫米、您认为仍然可以吗？
我们注意到，在 TIDA-00204中，MDI 线路有4.7pF 电容器接地。这些是必要的、还是可以省略？
如果未使用 VDDA1P8、它是否仍然需要去耦电容、或者我们应该将其保持悬空？

提前感谢您。

4 年多前

0 admin 4 年多前

TI__Guru**** 2538955 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好！

请按与问题相同的顺序查找以下答案：

1.是的、如果无法进行设置、请写入该位。

2.您应尝试任何方式的修改布线。对于千兆位操作：RGMII 数据信号和时钟之间的偏差应小于200ps (严格)，并且可能会由于跳线而变得边缘。但是、如果您使用的是100Mbps 操作、那么它们也有更高的机会与跳线一起工作。

3.在设计 RGMII 接口时，请考虑此200ps 最大延迟不匹配数。进一步控制50ps 或100ps 的此延迟将为 MAC 和 PHY 提供更多裕度、以满足任何其他信号完整性偏差。

4、可以省略。它们通常是使用不同 RJ45连接器通过电气合规性测试的占位符。

5、必须保持浮动。

此致、

Vikram

0 admin 4 年多前

TI__Guru**** 2538955 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

非常感谢 Vicram。

关于偏差，为了确保我正确理解，您提到的值不仅应在 RGMII 数据信号和时钟之间，而且还应在 RGMII 数据信号本身内部(例如，Rx_CTL 至 RxD0至 RxD1 e.t.c)遵循。正确还是需要更严格？我之所以提出这一要求、是因为数据表(第122页)指出" TXD[3：0]线路之间的偏差应小于11ps、这对于标准 FR4而言相当于60mil "。

Tx 和 Rx 通道之间的偏斜如何？我知道这不是很重要、但您也有这样的建议吗？

因此、如果我的计算结果正确、FR4的行驶速度约为150mm/nsec、那么您提到的时序大约对应于：200PS (紧密)为30mm、100ps 为15mm、50ps 为7.5mm。

因此、由于我们的情况下的长度匹配小于10mm、因此如果我们能够保持足够短的跳线、这可能会为我们提供使用跳线的机会。

再次感谢、

Giannis

接口（参考译文帖）

接口（参考译文帖）(Read Only)

[参考译文] DP83867CR：配置、搭接、设计和布局信息