[参考译文] DP83867IS：无法对外部 PC 执行 ping 操作

你好、苔丝、

由于您遇到 RX_CLK 问题、PHY 可能会被绑定到不正确的模式或加电时序不正确。 您能否尝试以下操作：

1. 您能否读取寄存器0x006E 和0x006F 并检查读取的值是否与自举设置相匹配？
2. 您能否检查您的加电时序是否与数据表第7节图1所示相匹配？
3. 时钟是从晶体、振荡器还是 SOC 进入 PHY？ 上电前需要提供时钟。

此致、

Adrian Kam

你好、苔丝、

1. 您能详细说明这个问题吗？ 为什么需要确定 PHY 本地时钟是否与 CDR 恢复时钟锁定？
2. 要启用 MII 回送、请将寄存器0x0000的位[14]设置为1。 对于所有其他回送模式、将寄存器0x0016中的位[5：2]配置为所需的回送模式。 请记住、并非所有回送模式都适用于所有 MAC 接口和所有速度。 数据表第8.4.4节中的表4概述了 MAC 接口和速度可用的环回模式。
3. 我在您的加电范围截图中注意到、直到全部三个电源都加电后、时钟才会振荡。 PHY 开启之前、必须振荡时钟。 您能否尝试从外部为时钟供电、 先为时钟上电、然后再完成 PHY 的上电序列？

此致、

Adrian Kam

您好、Adrian、

我们是否有任何文档来指导客户进行 DP83867IS 焊接过程？  谢谢。

你好、苔丝、

我们没有专门为客户提供有关 DP83867焊接工艺的指导文档。 但是、由于封装也用于其他 TI 器件、因此 TI 网站上可能会提供一些有关您所需内容的文档。

自我上次答复以来、您的整体问题是否已得到解决？

此致、

Adrian Kam

您好、Adrian、

我们已经尝试了软件配置建议、但它没有帮助。  然后、我们焊接了另外两块电路板、它们仍然无法正常工作、而 是出现了不同的现象。

PHY 连接：在 ZYNQ7000的 PS 侧、两个 DP83867连接到 Xilinx 硬内核、该硬内核共享一组 MDC、MDIO。 在完全电路板上电启动后、进入 uBoot 并通过 QSPI 引导 Linux 系统。 除了配置为 mode3的 RX_CTRL 引脚外、DP83867芯片配置为 mode0。

主要有两个问题：

RX_CLK 的波形首先显示为电路板上电后的125MHz 时钟、然后变为2.5MHz 时钟。 然后在 Linux 系统启动时变为125MHz 时钟。 然后、它进入2.5MHz 时钟、最后进入具有不同脉冲宽度的低电平脉冲信号的高电平。 如下图所示：

RX_CLK：125MHz

RX_CLK：2.5MHz

RX_CLK 不同的低电平脉宽异常信号

在配置中、0x6E 寄存器读作8881、 寄存器的 Autoneg Disable Read 应为0、但从寄存器读取的状态为1。 全局软件复位后、RX_CLK 波形变为2.5MHz、 0x6E 寄存器仍为8881。

问题：

如上所述、两个 PHY 共享一个 MDC、MDIO 专用引脚用于 Xilinx PS 接口、这是否有任何问题？

— —有没有其他的建议可以找出原因？

非常感谢您的支持。

此致、

苔丝

你好、苔丝、

1. 异常信号持续多长时间？ 复位前它是否是永久性的？ 如果 RX_CLK 看起来很奇怪、则可能意味着 PHY 卡在复位状态或处于未知状态。 当 Linux 系统启动时、它是否会在启动过程中的某个位置触发复位？ 此外、您能否检查以确保在 Linux 系统启动时、软件不会错误地配置某些寄存器、从而可能使 PHY 进入未知状态？
2. 您能否在加电和复位期间检查自举引脚上的电压值？ 如果电压不在所需配置的规格范围内(请参阅数据表8.5.1节的表5)、则 PHY 将配置为不同模式或未知模式。 如果配置为未知模式、则可能导致 RX_CLK 看起来很奇怪、以及寄存器0x6E 中的值与预期值不符的原因。

此致、

Adrian Kam

你好、苔丝、

此外、只要两个 PHY 具有不同的地址、共享一条 MDC/MDIO 线路的两个 PHY 就可以正常工作。

此致、

Adrian Kam