[参考译文] TFP401PZPEVM：TFP401APZP DCLK 问题

您好、Simon、

这是一个非常小的显示屏。 显示屏期望的时钟频率是多少？ 您是否检查过它是否在 TFP401的支持频率范围内？

此致、

I.K.  

尊敬的 I.K.：

是的、显示屏大约为0.7英寸、这是微型 OLED 显示屏。

我的显示模块的分辨率为1280x1024 @ 60Hz。 我不确定 TFP401是否支持此显示。

但它可以显示图像和视频、我认为它应该起作用。
这是我的原理图：https://drive.google.com/file/d/1UrLBNVL92RsSIxg5RVkZTGvqIGDyWJYd/view?usp=sharing
请帮我确认吗？  
我是否做错了？
非常感谢您的热情支持。

Simon  

您好、Simon、

您的原理图显示的是 TFP403、而不是 TFP401。

您能否共享 DVI 输入的波形？ 此外、您能否共享显示屏的数据表？

此致、

I.K.

您好、I.K：

我很抱歉。 这是我的错。 我忘记将 I/F IC 表单中的 TFP401更改为403。
原理图正确、不是 TFP401。 它是 TFP403。
我是否在 TFP403设计中犯了一些错误？

因为我们公司不允许我提供显示模块数据表。 因此、我无法上传、也无法要求您帮助我解决一些问题。

此外、我没有高速示波器或高级协议分析设备来测量波动。 您知道、有些公司总是说我们没有预算。

此致、

Simon

您好、Simon、

该原理图看起来适用于 TFP403。 您还需要确保控制设置正确无误。  

像素是否在1像素/时钟下处于低电平？

PD#是否为高电平以实现正常运行？

OCK_INV 是否与您的显示面板设置相匹配？

此外、既然您提到了它、您在所提供的波形图中使用的示波器没有足够的带宽来正确测量 DCLK 信号、这可能是它看起来如此的原因。 您需要带宽至少为500MHz 的示波器。  

此致、

I.K.  

你(们)好

首先，非常感谢您的友好支持。

是的、我发现了导致示波器带宽过小的波形问题。
下面的 TFP403列表的设置

LOK_INV：高电平
nSTAG：高电平
像素：低
ST：高
NPD：高

我的显示模块分辨率为1280x1024 @ 30Hz、时序设置列表如下所示

HFP：48
HSW：112
HBP：248
VFP：1.
VSW：3.
VBP：38

我不确定 TFP403是否支持该分辨率。

现在、我认为水平线条缺失是由时序设置引起的。
我将不断尝试调整计时设置并在此处更新、以便与您分享。

非常感谢、

Simon

您好 I.K.

下面的时序捕获列表。 我发现这个问题有点奇怪。 请帮您检查一下吗？

TFP403时序捕捉

您好、Simon、

我同意时钟看起来很奇怪。 不过、其余信号看起来正常。 除了 DVI 时钟输入出现问题外、我不确定会导致什么。

此致、

I.K.  

您好 I.K.

你好。 我仍在尝试找到 pclk 的问题。 我认为这可能是横向缺失的根本原因。
您知道 TFP403是如何生成 PCLK 信号的？
因为我在数据表上没有找到任何相关信息。

顺便说一下、我将引脚1 (DFO)连接到 GND。 这会有什么不同的影响吗？

非常感谢、  

Simon

您好、Simon、

PCLK 由输入 DVI 时钟生成。 有关更多详细信息、请参阅数据表的"TFP403时钟和数据同步"部分。 DFO 保持低电平是正常的。 PCLK 将在活动区域和消隐区域内持续输出、这就是大多数应用的配置方式。

此致、

I.K.  

你(们)好

上午和晚上。

我发现 PCLK 的占空比将降低至25%。 但我真的不知道什么会导致这个问题。

阻抗是否会导致它不匹配？
它是否可以通过外部电路对其进行调整？

由于我发现具有不同帧速率的相同设置、因此水平缺失的线将会不同。

帧速率越高、影响越大。 (减少水平缺失线)

希望您能给我一些提示。

PCLK 周期的减少大约为7us。 但它不会在固定位置发生。 这很奇怪。
您有过这种体验吗？

非常感谢、

https://drive.google.com/drive/folders/1Ttt3ZTxudA8oBjWAPk6Mp3Utg9x8dejr?usp=sharing

您好、Simon、

您能否确认输入视频流不包含任何音频？ 此外、我们确实需要了解 DVI CLK 的质量。 如果我们无法确认 DVI CLK 输入是否正常、则其他所有内容都只是推测。

此致、

I.K.