[参考译文] DP83620：在驱动信号时面临信号完整性问题。

您好 Rahul、

您是否使用25MHz (MII)而不是125MHz 进行了测试？

要找出问题，我们可以尝试以下步骤：  

1.在没有传输线路和电容负载而不是 MAC 的情况下、您看到了什么？

2.您在传输线路和容性负载而不是 MAC 中看到了什么？

3.在传输线路和电容负载下、您看到的是什么、而不是 MAC 且没有串联电阻器？

您可以先尝试25MHz 以上的频率。

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此致、

Vikram

您好、Vikram、

感谢您的回答。 我考虑过您的请求、并附上一份与此相关的.doc 报告。

我用25MHz 完成了所有案例、但仍然面临同样的问题。 当 TL 开始工作时、我看到问题。 我认为堆叠不会造成这么多的问题。 您对此有何看法？ 请查看随附的报告、并指导我正确的方向。

此致、

Rahul

e2e.ti.com/.../0066.PHY-to-MAC-interface-issues.docx

Rahul、

在使用 tlines 测量 SI 时、请仅检查接收器端的信号 我在您的最新文档中看到您在发送器端执行测量。 请检查远端的信号  

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此致、

Vikram

您好、Vikram、

我认为您只需要查看驱动器的行为。 现在、我也连接了接收器负载波形。 pfb 更新的 doc 文件。

此致、

Rahul

e2e.ti.com/.../1781.PHY-to-MAC-interface-issues.docx

您好、Rahul、

从您的图中可以看到、33ohm 系列(或稍高一点)对于您的实际负载来说是可以正常工作的。  

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此致、

Vikram

您好、Vikram、

如果没有任何实际的信号、信号就不是很清晰。 通过添加 Artix 7 FPGA 作为负载、我可以清楚地看到上升沿和下降沿的非单调性。 这肯定会影响上升/下降时间、并且可能会影响实时应用中的逻辑状态。 我尝试将串联端接电阻值从22增加到33甚至更高、但仍然存在相同的问题。 上升和下降时间也会增加。

这是4.1版的最新 IBIS 模型、不知道 IBIS 模型本身是否存在问题。 是否有任何方法可以获得符合预期的最新 IBIS 模型？

此致、

Rahul

e2e.ti.com/.../3554.PHY-to-MAC-interface-issues.docx

您好、Rahul、

TI.com 上的 IBIS 模型是唯一可用的版本。 如果您在稳定值附近看到的 DIP 是 IBIS 建模工件、请让我与团队一起检查一下。 我将再次讨论这个问题。 您是否还可以从侧面检查 Atrix 的接收器 VIH/VIL 是否超出上升/下降期间您看到的骤降区域？ 这可以进一步保证 FPGA 能够正确接收信号。

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此致、

Vikram

您好、Vikram、

感谢您付出的巨大努力。 如果您收到有关 IBIS 模型的任何更新、请告诉我。

关于非单调性、接收器 Artix 7 的 VIH=2V；VIL=0.8V。 我在这里看不到任何逻辑检测问题、因为两个输入电压在 dip 区域上都有相当好的裕度。 对于 VIH，下降发生在0.83V，类似地，对于 VIL，下降发生在>2V。 但我们至少需要在实时应用中消除这种情况、以避免 EMC 问题。

期待获得积极的响应并希望获得最佳结果。

此致、

Rahul

您好 Rahul、

我检查了、但遗憾的是我们没有对模型进行任何更新。 从仿真结果来看、它看起来像是一个 ibis 建模工件(与集总电容器一样、它在高电压和低电压附近显示了一个 kink)。 由于这是一个旧器件、没有任何已知的驱动问题、因此我建议使用串联电阻器继续进行布局、并将测试焊盘保持在靠近接收器引脚的位置、以验证信号完整性。

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此致、

Vikram