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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/910347/xio2001-xio2001-refclk-termination-scheme
尊敬的 TI：
当 XIO2001的 REFCLK 由 HCSL 差分时钟驱动时、应使用什么终止方案？
当由 HCSL 时钟驱动时、XIO2001的 REFCLK 是否为 NRZ 信号？
谢谢。
您好-
通常、HCSL 时钟驱动器需要在驱动器输出附近将50 Ω 终端连接到 GND。 串联电阻(例如33欧姆)可用于减慢边缘速度。 LMK00334数据表的图19提供了一个示例接口。
我不太理解您的第二个问题。 一个 HCSL 时钟源将驱动 XIO2001 REFCLK 输入。
此致、
Davor
谢谢 Davor。
