[参考译文] SN65LV1224B：具有 SFP 模块的 SN65LV1224B 和 SN65LV1023A

大家好！

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BR
安德烈

您好！

PECL 与 LVDS 的连接可能存在问题。 PECL 信号有哪些要求(共模和差分电压要求)？
此外、SFP 模块中是否集成了串行器和解串器？

此致、
相位

您好！
1. SFP 模块符合 SFF-8074i 标准。
RD-/+：这些是差分接收器输出。 它们是交流耦合100 Ω 差分
应在用户 SERDES 端接100 Ω(差分)的线路。 交流电
耦合在模块内部完成、因此在主板上不需要。 电压
这些线路上的摆幅将介于370和2000mV 差分(185–1000mV 单路)之间
已结束)。
TD-/+：这些是差分发送器输入。 它们是交流耦合的差分线路
模块内部具有100Ω Ω 差分端接。 交流耦合在内部完成
模块、因此不需要在主板上使用。 输入将接受差分信号
摆幅为500–2400mV (250–1200mV 单端)、但建议这样做
500和1200mV 差分电压(250–600mV 单端)之间的值可用于
最佳 EMI 性能。

2. SFP 模块不包含 SerDes。 在该应用中、该角色由 SN65LV1023A 和 SN65LV1224B 执行。

BR
安德烈

您好 Andrey、

感谢您提供详细信息。 这是串行器/解串器芯片组的一个有趣的用途、我之前没有看到过它。 串行器 LVDS 输出至 SFP PECL 输入与 SFP PECL 输出至解串器 LVDS 输入之间的电气接口看起来良好。

我假设您在光纤链路的"另一侧"有类似的布置、对吧？ 如果是这种情况、则需要确保两侧的时钟(12.5MHz)为12.5MHz +/- 100ppm。

关于数据模式、为了使解串器锁定、串行 LVDS 线路的开头需要有随机数据。 010101..pattern 是串行器的其中一个并行输入吗？ 如果是这种情况、则应该是正常的。 但是、如果2个连续输入(例如 D0、D1或 D4、D5...) 最初卡在0和1、这将导致问题并阻止解串器锁定(请参阅数据表中的 RMT 说明)。

此致、
相位

你好，Yaser！

您对 RMT 的评论是正确的。 我没有完成很多结构方案。 请看她。 已连接引脚"锁定"和"同步"SERDES I。 由于串行流中存在"111111000000"模式、​​串行器 SN65LV1023A 的常量数据值也会发生变化。 然而、有必要增加收发器的时钟频率。 现在它等于66MHz。 由于传输序列现在接近“111111000000”或“111110000000”，因此光学路径中逻辑“1”的持续时间变得更长。 为了减少激光光亮时间、我增加了 SERDES 时钟频率。 这将延长 SFP 模块中激光发射器的寿命。 光学路径中逻辑"1"的当前持续时间为90.9ns、大致相当于10Mb 的速度。

等待评论。

e2e.ti.com/.../SERDES.pdf