[参考译文] SN65DP159：关于 SN65DP159

Vera

您是否会分享他们的原理图并提供第1页寄存器转储？

FPGA 的数据速率是多少？ 是 HDMI1.4还是 HDMI2.0？

重定时器和转接驱动器之间的区别之一是在重定时器模式下启用了 PLL、因此您可能需要检查输入时钟、因为 DP159 PLL 需要在重定时器模式下锁定到输入时钟上。

谢谢
David

e2e.ti.com/.../1050.DP159.pdfhiDavid、

添加了 sch 和 Dump 寄存器。

来自 FPGA 的信号为1080p60、HDMI1.4。

请仔细检查是否有任何不当之处。 我还要求他们仔细检查参考时钟。 太多了！

尊敬的 David：

 转储寄存器如附件所示。 我将通过电子邮件向您发送 sch。

来自 FPGA 的信号为1080p60、HDMI1.4。

请仔细检查是否有任何不当之处。 我还要求他们仔细检查参考时钟。 太多了！

Vera

FPGA 是否支持 DDC 总线上的时钟扩展？

寄存器转储显示输入时钟已锁定、但仍请检查时钟信号、我想知道时钟何时生效。

您还能看到是否将第0页寄存器0x0Ch 设置为0x6C 的值、它是否有用？

谢谢
David

维拉"

 有更新吗？

您好、Brian、David、

很抱歉耽误你的时间！ 客户被另一个任务占用。 正在等待反馈。 TKS、感谢您的支持！

您好、Brian、David、

由于 FPGA 未使用 DDC、因此他们不确定它是否支持 clk 扩展。  他们使用500MHz BW 示波器测试了时钟、当问题出现时、振幅没有很大变化。

  将第0页寄存器0x0Ch 设置为0x6C 值后、问题仍然存在。

 此问题仅在以下情况下显示：

1.仅在某种电视上播放。

2.随机出现，但一旦它出现，它就会变得很冷。 触发条件似乎与插拔或重新启动板有关。

尊敬的 David：

信号持续发送到 DP159、不受 HPD 影响。 DP159上电后、它们将拉高 OE、向 DP159发送信号。  它看起来没有变化。 如果是 clk 问题、当问题出现时、是否有任何方法可以检查它是否锁定在 DP159寄存器中？

HDMI1_TX_SRC_SCL 和 HDMI1_TX_SRC_SDA 连接到 FPGA、但 IP 内核不处理 DDC。

是的、在大多数情况下、它将保持工作状态。

客户有两个问题：

在 d/s 中、它提到输入端接电压为0.7V、但从 其中一个 d/s 图中、它是2V、哪一个是正确的？

2.如果 VID (PP)中的 CLK 超过1200mV、是否会导致问题？  

尊敬的 David：

Vera 说我可以通过 E2E 直接与您联系。 感谢您的快速回复。

对于0x00寄存器、它有时从0x02变为0x03、最后变为0xc3；有时它直接从0x02变为0xc3。 我觉得这种差异可能是  由 I2C 访问频率限制引起的。 对于 bb1寄存器、它直接从0x02变为0x82。 当问题发生时、这两个寄存器的值不会改变。

最大 VID 是否指峰值？ 我测量了耦合电容器和 DP159之间的负单端电压。  DP159是否可以接受这种情况？

值0xC3是寄存器0x00h 的预期值、值0x82是寄存器0xB1h 寄存器的预期值。

0xC3表示 DP159处于重定时器模式、PLL 已锁定到时钟上。 0x82表示 DP159已检测到时钟。 如果您看到这些位在2至3秒期间没有显示时切换、这可能表示 DP159的输入时钟不稳定、并在2至3秒后变得稳定。 在2到3秒期间、如果没有显示、您能否探测输入时钟？

最大1.2V 的 VID 是峰间电压。

谢谢

David

尊敬的 David：

当没有显示时、这两个寄存器保持不变。

我们测量了 DP159的输出时钟和输入时钟的抖动。 最大周期到周期抖动约为50ps。

泽强：

   1.2V VID 是单端还是差动？ 如果是单端、则过高。

Brian、

下图是  两个交流耦合电容器之间通过500m BW 示波器测得的电压。 FPGA 输出 IO 类型为 BLVDs_25。 我们不知道输出摆幅为何如此大。

接近4V、您是否校准了示波器/探头？

是的。 当 DP159的第1页中的0x00寄存 器为0x3c 时、会发现输出时钟和输入时钟之间存在较大的偏移。

好的、您是否修复了 CLK VOD 问题？