[参考译文] TFP410-EP：IDCK 输入和 DVI 输出时钟抖动问题

我有一些详细信息。

遗憾的是、这是一个相当旧的器件、由于大多数团队成员不再可用、因此无法轻松获取历史记录。

当您说 IDCK 的抖动容差只有2ns 时、这意味着什么？  从 FPGA 传出的时钟测量的峰间抖动约为80ps、这是否意味着我超出了 IDCK 输入的2ns 容差？

抖动特性化是在应用2ns 抖动并验证运行情况的情况下执行的。  从技术上讲、不应将其列为典型值。  它应该是允许的最大输入抖动。  您的80ps 完全在容差范围内。

2.注4表示150ps 的输出时钟抖动是相对于输入时钟 IDCK 的。  您能更详细地解释一下这意味着什么吗？  例如、如果 IDCK 具有80ps 的抖动、这是否会增加 TFP410-EP 抖动？  也就是说、DVI 时钟输出抖动是否为80ps (IDCK)+ 150ps (TFP410)= 230ps 抖动？  或者、您是否说 TFP410 DVI 输出时钟抖动限制为150ps、并且输入抖动和输出抖动不是累加的？

这个更难解密。  实际上、传入抖动与传出抖动之间存在抖动传递函数、而不是简单的附加抖动。  它将因抖动频率而异。  遗憾的是、未执行这一代器件的抖动传输特性。

我认为、该评论旨在告知用户 IDCK 用于触发捕获抖动的仪器。  因此、传入抖动将影响测量。   现在已失效的工作组文档可以通过查看 Web 归档文件来查看。

请参阅 ：web.archive.org/.../DVI_TM_guide_REV1.pdf

3. 在-55至125C 的温度范围@ 165MHz 内，DVI 输出时钟抖动最大值指定为190ps。  您是否有一条抖动降额曲线来显示在-40至85°C 范围内、108MHz 时的最大抖动是多少？

我们在不同的频率或温度范围内没有抖动降额信息。

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涉水