[参考译文] SN65DP141：奇怪的操作？

PWD#有一个内部200k 上拉电阻器。

如何在电路板上连接 PWD#？ 请在上电期间提供 VCC 和 PWD#的示波器捕获吗？

谢谢

David

大家好、我是上面提到的客户。

我将在稍后的视频中详细解释。

在电流板上、PWD#引脚具有3.3V 的上拉电阻1K、并且始终开启。
没有控制信号。
VCC 也是3.3V、一旦加电、电压就会打开。
在该状态下、FPGA 接收到的数据需要几分钟的时间才能稳定下来。

我用1K 下拉电阻器连接了 PWD #引脚、对其进行了修改、以便可以通过 FPGA 对其进行控制、并对其进行了重新测试。
在接收到正常 DP 信号(来自 PC) 5秒钟后、PWD#引脚变为高电平。
这样、FPGA 就可以立即接收正常数据、而无需数据稳定时间。

如果延迟时间短或超过5秒、我也会遇到其他问题。

SN65DP141中是否有我不知道的序列？

请确保在 VCC 斜升后 DP141掉电。 由于有一个内部200k 上拉电阻器、因此无需具有1k 外部上拉电阻器。 您确实需要在 PWD#上连接一个外部电容器 GND、以提供 PWD#和 VCC 之间的延迟。 电容取决于 VCC 的斜升时间。

谢谢

David

我了解您告诉我的上拉电阻器。
但是、如果 PWD #保持在默认的高电平状态、它不能正常工作、因此没有意义。

如上所述、我还知道 VCC 和 PWD # High 之间的延迟可以改善这种现象。
处理延迟的方法有两种：使用上述电容器或通过 FPGA 对其进行控制。

关键的问题是、使用此延迟是否合适？

即使工作正常、如果使用不当、您也可能会遇到编写问题。

感谢您的回复。

Rhee。

下图是一个在 VDD 和 PWD #引脚上添加一个电容器的图、其中包含了 VDD 和 PWD #之间的间隙。
(施加1K 上拉电阻和1uF 电容、请参阅数据表电路。)

当 PWD #的曲线达到90%时、VCC 已经稳定、所以它应该正常运行、但不是。

仅当 PWD #信号在接收 DP 主数据5秒后更改为高电平时、它才会正常运行。

Rhee

您是在 PWD#变为高电平之前还是在 PWD#变为高电平之后发送 DP 主数据？ 我可以看一下您的原理图吗？

谢谢

David

在初始电路中、由于应用了 VCC 并且 PWD #变为高电平、PC 主数据在 PWD #高电平之后传输。
 -->奇怪的操作(几分钟后，FPGA 接收到的 DP 数据稳定下来。)

此后、电路板进行了修改、以控制来自 FPGA 的 PWD #信号。
首先发送 DP 主数据、5秒后、PWD #变为高电平。
->正常工作

DP141电路配置如下所示。

电源是 VCC_3.3V、在整个电路板上共同使用。(网络名称是3.0V、但随意使用3.3V)
I2C 由 FPGA 控制。
其他引脚不受控制。
在上一个答案的图中、通过在此原理图中添加电容器来测量。
基本电路具有与 VCC 和 PWD #相同的斜升时序。

感谢您的回复。

Rhee。

Rhee

由于 I2C 由 FPGA 控制、您何时对 DP141进行编程？

是否可以转储 DP141的 I2C 寄存器？

谢谢

David

电路板上电后、我使用 PC 软件执行"初始化"操作。
此过程用于设置电路板设置
"初始化"是通过使用.ini 文件中的 FPGA 寄存器设置手动按下软件上的按钮来完成的。

DP141的设置在此过程中继续。
HPD、AUX 等的 DP 通信也在"初始化"操作期间完成、并通过.ini 文件设置在 HPD、AUX 通信和 DP141设置之间设置延迟。

目前、DP141的寄存器仅设置下面捕获的器件。

当视频输出的最坏情况(即、增益设置最小化)时、可能会出现"奇怪的打印"。
很难说出确切的值、因为条件取决于 DP 电缆、图形卡等

通常设置为大约00110111的值。

RSVD：0为修复
TX 增益通常设置为0。

感谢您的回复。

Rhee

Rhee

ML_lane [n]_P/N 连接了什么？

除了对通道1进行编程之外、您还对通道0、2和3进行编程吗？

我希望序列为 VCC -> PWD -> DP141和 FPGA 配置-> HPD 变为高电平-> AUX LINK 培训、这是您要遵循的序列吗？

谢谢

David

#ML_lane [n]_P / N 也连接到 FPGA (GTX Bank) 、所有四个通道均已编程。

当前序列如您所说。
未修改的电路板将同时具有 VCC 和 PWD#虚拟高电平。

谢谢。

Rhee。

Rhee

那么 、#ML_lane [n]_P / N_M 是否已连接到 FPGA？  

您能否显示 VCC、PWD#和 HPD 的示波器捕获？

在将 HPD 驱动为高电平之前、FPGA 是否确保 DP141已完全编程？

谢谢

David

ML_lane [n]_P / N_D 是来自来源的数据
ML_lane [n]_P / N_M 已连接到 FPGA。

简而言之、结构为"Source"->"Connector"->DP141->FPGA"。

如上一个答案中所述、除非我手动运行软件、否则 HDP 不起作用。
当电路板仅通电时、VCC 和 PWD #会立即上升。

由于这是一种手动操作方法、因此用示波器检查时序毫无意义。

VCC 和 PWD #的图形显示在上一个答案中。
如果您不知道、则仅单独采用 HDP。

Rhee

您可能不需要 ML_lane 上的交流耦合电容器[n]_P / N_D、因为交流耦合电容器应该已经存在于源端。 在 DP141的源端和输入端使用交流耦合电容会降低总电容、可能无法满足 DP 规格交流耦合电容要求。

我是从系统配置和信号完整性的角度来看待这个问题的。  

从系统配置的角度来看、我希望 序列为 VCC -> PWD -> DP141和 FPGA 配置-> HPD 变为高电平-> AUX 链路训练。

从信号完整性的角度来看、源或 FPGA 是否具有任何指示链路训练状态的寄存器？ 在您报告的两个案例之间、链路训练是否最终得到相同的结果？ 在电源和 DP141之间使用短电缆或长电缆时、您是否看到时间差异？

谢谢

David

在相同的环境中、稳定时间略有不同、因此很难确定。

但是、如上所述、这种现象在最坏情况下最为明显(最大限度地减小 DP141的 EQ 设置)。
最坏的情况取决于电缆的长度和条件。

在 FPGA 中、有一种方法可以检查信号状态。
在 Source 上验证似乎很困难。

谢谢。

Rhee。

Rhee

根据 FPGA RX 设计能力、任何未由 DP141 EQ 补偿的 ISI 都必须由 FPGA RX 处理。  

这种现象还可能取决于 FPGA 内核如何处理链路训练、它是否经历不同 DP 数据速率和通道数的多次迭代。 希望 FPGA 也能打印出来。

谢谢

David

Rhee

您是否尝试使用0欧姆电阻器替换输入端的交流耦合电容器？  

我过去没有看到过这个问题。 一旦在 VCC 稳定后将 PWD#驱动为高电平、并且 FPGA 和 DP141均已正确编程、系统应处于正常运行状态。

谢谢

David