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[参考译文] LMH1983：LMH1983 PLL1不完全是74.25MHz

admin
Guru**** 2558250 points
Other Parts Discussed in Thread: LMH1983

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/interface-group/interface/f/interface-forum/810462/lmh1983-lmh1983-pll1-not-exactly-74-25mhz

器件型号：LMH1983

您好！

我们实施了 LMH1983、因此我们可以将热锁限制为720p50。

加电后、向其发送几条命令以设置寄存器：

0x05 0x0C 5号器件控制 RESET[7] Pwrdwn[6] AutoFormat[5] PLL1_MODE[4、3] Lor MODE[2] Force_148[1] OE[0]
0x07 0x06 7号 PLL2格式 第23页720p50 =代码6
0x09 0x02 9号输出模式 P.34表4交叉点选择= 0010；CLKout3和 CLKout2 = PLL2；PLL3被禁用
0x0A 0xCD 10号输出缓冲器控制 第27页启用 CLKout2、CLKout1、Fout2
0x1b 0x06 27基准丢失阈值 6 = 7同步缺失第8.3.8节 P17
0x1C 0x06 28失锁阈值 6第8.3.6p16节
0x1D 0xDD 29掩码控制 已启用 PLL2和 TOF2
0x20 0x06 32输入格式 第23页720p50 =代码6
0x2E 0x10 46号 PLL2高级控制 除以2；输出被启用
0x31 0x08 49号 PLL3高级控制 PLL3_Disable[3]
0x34 0x28 52 PLL4高级控制 PLL4_Disable [3]
0x05 0x0D 5号器件控制 RESET[7] Pwrdwn[6] AutoFormat[5] PLL1_MODE[4、3] Lor MODE[2] Force_148[1] OE[0]

我们目前只需要使用720p50电源运行、因此我们选择禁用自动检测。
我们只需要 PLL2输出74.25MHz 来驱动 HD-SDI Tx、因此 PLL2上的2分频设置。

Genlock 已断开连接：
PLL2 = 74.25MHz
0x00读取0x0A
0x01读取0xD0 (错误格式)
0x02读取0x20 (PLL2被锁定)

Genlock 已连接：
0x00读取0x04
0x01读取0xC0 (正确格式)
0x02读取0x30 (PLL2 + PLL1被锁定)
PLL2= 74.2496MHz

如果我设置0x05 = 0x09、那么当我拔下电缆时、它确实会保持74.2496MHz、当我设置0x05 = 0x0D 时、它会改回74.25MHz

我是否需要手动调整其他内容、可能是0x27或0x28、如果需要、生产中的每个 PCB 是否都需要这样做？

默认设计是让 CS=1uF、CP=47uF、Rp=17k4、但这适用于 NTSC (1716 CLKS/HSYNC)。
我想计算720p50 (720 CLKS/HSYNC)的新值、但数据表公式第8.3.2节与 BW 冲突、第一个公式包括2 x PI () 、但第二个公式(5+6)忽略了它、这是正确的？

BTW、当我启用自动检测时、它会识别设置为0x20=0x06的720p50输入。

使用 BlackMagicDesin 同步发生器。

此致、

Paul

0x05 0x0C 5号器件控制 RESET[7] Pwrdwn[6] AutoFormat[5] PLL1_MODE[4、3] Lor MODE[2] Force_148[1] OE[0]
0x07 0x06 7号 PLL2格式 第23页720p50 =代码6
0x09 0x02 9号输出模式 P.34表4交叉点选择= 0010；CLKout3和 CLKout2 = PLL2；PLL3被禁用
0x0A 0xCD 10号输出缓冲器控制 第27页启用 CLKout2、CLKout1、Fout2
0x1b 0x06 27基准丢失阈值 6 = 7同步缺失第8.3.8节 P17
0x1C 0x06 28失锁阈值 6第8.3.6p16节
0x1D 0xDD 29掩码控制 已启用 PLL2和 TOF2
0x20 0x06 32输入格式 第23页720p50 =代码6
0x2E 0x10 46号 PLL2高级控制 除以2；输出被启用
0x31 0x08 49号 PLL3高级控制 PLL3_Disable[3]
0x34 0x28 52 PLL4高级控制 PLL4_Disable [3]
0x05 0x0D 5号器件控制 RESET[7] Pwrdwn[6] AutoFormat[5] PLL1_MODE[4、3] Lor MODE[2] Force_148[1] OE[0]
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    TI__Guru**** 2558250 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Paul：

    我不认为需要额外的寄存器写入。 在数据表中的典型应用示例中、对齐控制寄存器也会在配置期间写入、您也可以考虑设置这些寄存器。

    方程式1的带宽系数似乎为2*PI，而方程式6没有2*PI，因此它的频率为 Hz。

    此致、
    通道

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    TI__Guru**** 2558250 points
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    您好、Lane、

    感谢您的快速响应。

    应该已经意识到了这种粗鲁的;-)
    我目前不使用 ToF、因此尚未解决对齐问题。

    PLL2输出频率误差：
    使用 DSO 时、74.2946MHz 实际上可能是测量误差、但我仍需要了解为什么 PLL2输出频率在存在/不存在热锁的情况下会发生变化？
    我只希望相位发生变化。

    滤波器值：
    对于当前(推荐)的环路滤波器组件、我的 DF = 1.17超出建议的0.7071至1范围、我是否应该更改 cs = 18uF、Rs=18k、Cp = 1uF？
    这将使我保持在0.7071 < DF < 1和 BWPpl1 < 13Hz (2 rad)的范围内、FB_DIV 范围为400-720。 以允许720p50/720p60/1080p50/1080p60。
    这些限制有多重要？

    我的最大带宽计算值是否正确=(27、000、000/720)/20 = 1875Hz、看起来相当大？

    谢谢、

    Paul

  • 0
    TI__Guru**** 2558250 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    尊敬的 Paul：

    很抱歉耽误您的回答。 希望您的问题得到解决。

    由于该器件配置为在 LOR 上以自由运行模式运行、因此 PLL2输出频率随时间/不随时间的变化而变化。 您更愿意使用 LMH1983保持模式。 更多信息、请参阅数据表第8.4.4节。

    最好将环路滤波器组件更改为您确定的值。 如果您的 DF 不在该范围内、这是可以的、但如果相位裕度不足、PLL 可能会不稳定。

    您计算的最大带宽是正确的。 使用等式6计算出的实际带宽要低得多。

    此致、
    通道