[参考译文] DP83867E：DP83867、了解原理图问题

嗨、Mickey、

完全披露、以太网不是我在 TI 的领域、但我已经成功地将此芯片用于 SGMII 和 RGMII、我只是偶然发现了这一点。 如果这回答了您的问题、请验证答案。 让我们来为您解答一些问题！

[引用用户="Mickey Zhang "]

Q1： 数据表 kΩ"对于 SGMII 模式4自举、TI 建议在 RX_D0和 RX_D1、RX_D2和上使用 Rhi = 4 kΩ 和 Rlo = 10 μ H

RX_D3。"  

[/报价]

此行之所以出现在这里、是因为分别为引脚33和35的 RX_D0和 RX_D2与 Tx 和 Rx 的 SGMII 等效器件共享。 但是、这些4级自举引脚不负责 SGMII 使能、它们处理 PHY 寻址。 这里的问题是 RGMII 使用单端信号、而 SGMII 模式使用差分对。 因此、设计人员用于确定地址的自举可以是任何内容。 在 RGMII 中、这不是问题、因为每个 RX_D"n"引脚彼此独立、但在 SGMII 中、这种偏置会导致差分对之间的阻抗不匹配、信号会因反射而恶化。 现在、将其带回原来的位置、由于这种共用引脚布局、设计人员将 RX_D1和 RX_D3引脚34和36分别保留为非自举引脚、以便在 SGMII 模式下对信号进行阻抗匹配。

总之、无论您需要什么、都可以根据 PHY 的地址分配设置这些引脚。 低电平和高电平在这里有点不清楚、因为有四个电平、但只需使用他们在四个电平自举上提到的勘误表。只有当您的阻抗与 SGMII 差分模式运行的线路相匹配时、才需要确认该注意事项。

[引用 USER="Mickey Zhang ]Q2： 如何处理 GPIO_0引脚和 GPIO_1引脚？ 悬空？[/报价]

您是否正在使用 GPIO？ 这些也是用于选择 RGMII 时钟偏斜的四级自举。 显然、自举的目的是添加直流偏置、以便为器件添加额外的功能、因此、如果该工作模式适合您、您可以使用内部默认自举00、并且仍在线路上发送数据。 您唯一需要设置的时间是默认00不能用于您的目的或阻抗匹配(请查看设置配置表)。 我说"需要"是因为我偏执、并且希望确保我的级别不会改变、因此我几乎在所有方面都包含了外部搭接。 节省的头痛是一个0402签带成本和空间 IMO 非常值得。

无论如何、我假设您不需要它们、因为您想知道是否可以将它们保持浮动。 这些引脚在内部连接到00级或 GND、因此、如果您不需要调整偏斜、并且根本不将其用于 GPIO 用途(即不发送数据)、则连接到弱外部下拉电阻(~10K-100k)。  

[引用用户="Mickey Zhang ]Q3：在 RGMII 模式下，只能使用 LED_0引脚，不能使用 LED_1引脚和 LED_2引脚 ？ 如果正常、  LED_1Pin 和 LED_2引脚可以悬空？

同样、您是否希望将这些 LED 用于指示链路的预期用途？ 这三种模式都可以在任一模式下工作、只是如果您不需要默认的00模式、它们具有通过搭接提供的其他功能。 (提示：您希望使用所有三个选项、而不是它们的附加四级搭接选项)。

当设置 LED_0引脚47时、您在启用或禁用 SGMII 之间进行选择、而无需外部设置、它将自动恢复为模式00；RGMII (所需模式)的默认值。 现在、它处理使用的是哪个 SGMII 模式、也是您使用的"镜像"设置、并将完成 LED_0的偏置。 同样、在这种情况下、如果您也希望禁用"镜像"、则无需进行任何自举、但无论如何、我建议对 GND 进行弱拉。  

对 LED_1和 LED_2遵循相同的步骤。 同样、我建议您在保留默认模式00自举时、始终使用弱外部拉电阻接地。

[引用 USER="Mickey Zhang ]Q4： 需要使用 JTAG 引脚吗？ 如果不是，则 JTAG 引脚可以悬空？

您是否需要执行 VIT 测试或边界扫描、听起来好像没有 在这种情况下、输入 JTAG 引脚应该被 GNDed 并且输出(TDO)可以保持悬空。 如果您尚未接通、我建议您通过弱外部拉电阻为其接地、以避免杂散电势。 此外、如果这是一个测试板、我会在其中添加一些100mil 接头、以防您稍后想要该功能或只是想了解 JTAG (有趣的时光)！  

[引用用户="Mickey Zhang "]

Q5：  我们的网站上只有 DP83867ERGZ-R-EVM Altium 文件。 客户需要 PADS 文件或 Allegro 文件。

    我们是否有 DP83867ERGZ-R-EVM 的 PADS 文件或 Allegro 文件？

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据我所知、我们没有。 但是、只需谷歌一下"Convert Altium files to Cadence"、您就可以找到一些免费且付费的转换方式。

此致、

Nick

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