[参考译文] DP83867E：DP83867 - MDIO 初始化

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Other Parts Discussed in Thread: DP83865

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：DP83867E
主题中讨论的其他器件：DP83865

团队、

我的客户将 DP83867连接到 Xilinx Zynq UltraScale+ SoC。我们在 SoC 的处理器部分内使用 MDIO 站控制器、并且在通过 MDIO 进行通信时会出现不一致的情况。有时它会连接、有时它不会连接。

我们在 DP83865数据表中找到了指向站控制器和 PHY 之间同步需求的链接

我在 DP83867数据表中没有看到任何内容表明这也是必需的。您能否确认 DP83867是否需要相同的同步初始化？

此致、

Aaron

0 admin 7 年多前

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您好、Aaron、

DP83865数据表中讨论的同步是所有 SMI 站的要求。 DP83867还需要 MDC 的这32个周期、在此期间 MDIO 应保持高电平。

DP83867的复位时序图和加电时序图显示了 MDIO 被拉至高电平时所需的32个 MDC 时钟。只要 MDIO 被保持在高电平、MDC 的时钟可以超过32倍。

这是行业 SMI 控制器设计的相当标准、我们在 Zynq SoC 上没有遇到任何问题。您看到的错误行为是什么？ MDIO 线路是否被拉至某个中间轨电压？寄存器是否发回错误的值？

此致、

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