[参考译文] SN65LVDT388A：差动线路接收器的单端输出

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https://e2e.ti.com/support/interface-group/interface/f/interface-forum/649126/sn65lvdt388a-single-ended-output-of-differential-line-receiver

器件型号：SN65LVDT388A

您好！

我们有一个应用、希望通过 LVDS 技术以高达100Mbit/s 的速度传输数据。因此、我们选择了 SN65LVDT388A 器件。我们使用将引脚35 (A1Y)连接到 Xilinx Artix-7 (AC701板)的测试板测试了@ 100Mbit/s 的信号完整性不幸的是、上升沿和下降沿看起来并不是很有希望。请参阅随附的眼图 CH1 (黄色信号)。当我使 SN65LVDT388A 的输出保持开路时、信号看起来完美。 Xilinx Artix-7的输入引脚配置为 LVTTL 为3.3V。
SN65LVDT388A 和 FPGA 之间的距离约为8英寸。是否有任何想法、问题可能出在哪？反射是否可能会导致这样的信号？

谢谢、此致、
Patrick

7 年多前

0 admin 7 年多前

TI__Guru**** 2471380 points

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尊敬的 Patrick：

是的、反射似乎会导致上升沿和下降沿上的失真。您是否能够使用串联端接来帮助进行阻抗匹配？您是否还在 Xilinx Artix-7输入端探测过？信号可能足以使 FPGA 正常接收、而不会出现任何错误。

此致、

哈桑。

0 admin 7 年多前

TI__Guru**** 2471380 points

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您好、Hassan、

是的、我使用了一个从33欧姆到100欧姆的串联电阻器。它确实会有所帮助、尤其是对于100欧姆电阻器。但看起来、使用100欧姆电阻器时、FPGA 侧的信号电平接近其限值。我还没有尝试在 FPGA 端进行测量、因为这有点困难、但我会看到我可以做什么。由于我已将 FPGA 引脚上的输入数据路由到 FPGA 的输出引脚、因此我可以看到数据是相同的。因此、接收时应该没有错误、但我不知道它在极限值处有多接近。 FPGA 输入端的信号质量肯定很有趣。感谢您的提示。

此致、
Patrick

0 admin 7 年多前

TI__Guru**** 2471380 points

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您好、Hassan、

我在 FPGA 的输入端进行了测量。这一侧的信号看起来要好得多。也许我可以使用 SN65LVDT388A 侧的一个小型串联电阻来减少过冲。

此致、
Patrick

0 admin 7 年多前

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尊敬的 Patrick：

很棒！感谢您的更新。

此致、

哈桑。

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