[参考译文] DP83867IS：应用手册&quot；工厂自动化中的延迟&quot；(SNLA240)

您好、Oba-San、

这些位的设置导致了什么问题？ 通常唯一会出现问题的位是 AF_BYPASS_EN、它要求 PHY 和 MAC 同步运行以使用。

2.是的、这不会改变 FIFO 深度、而是改变 PHY 设置初始 FIFO 指针的方式。 这样可以减少延迟/抖动。

当 FIFO 满时、PHY 指示错误、但不停止发送数据。 由 MAC 层开始缓冲数据包并保持传输、直到 FIFO 减少或清除。

此致、

尊敬的 Obata-San：

要清零、除非处理器和 PHY 同步运行、否则不应更改或修改阈值。   

只有2种情况：PHY 和 MAC 是同步的、PHY 和 MAC 是异步的。  当 PHY 和 MAC 是同步的时、阈值可以减少到0x1以节省1个时钟周期的延迟。  当 PHY 和 MAC 是异步的时、阈值必须在默认情况下保持不变。

1) 1)阈值有助于确定在移除数据之前必须将多少数据存储到 FIFO 中。  这与确保在向以太网接口提供数据时 FIFO 不会运行有关。  除了此描述之外、我无法为您提供更多信息。  对于 RX FIFO、正常操作是使用默认 RX_CLK 源设置时的操作。  这不应更改、因此正常条件始终存在。

2) 2)如果 TX_CLK (来自 MAC)和 XI (到 PHY 的输入)是同步的(固定相位关系)、则可以减小阈值。  这意味着 DP83867的内部 PLL 将生成其125MHz、该频率将与 MAC 的 TX_CLK 同步。  如果 PLL 用于从相同的频率源生成时钟、则它们将是同步的。  典型异步系统的一个示例是、PHY 使用25晶振(Y1)作为 XI 输入、而处理器使用24MHz 晶振(Y2)或其他振荡器作为输入。

3) 3) FIFO 的架构使阈值能够降低、前提是我们知道下一个读取命令出现时数据可用。  阈值= 0x1的唯一有效使用时间是 TX_CLK 和 PHY 内部125MHz 之间存在已知的0ppm 偏移时。  除了这种解释之外、它是 FIFO 架构的基础知识、不需要用于实现系统。

4) 4) TX FIFO 满时、DP83867向 MAC 层指示条件。 MAC 层应等待发送数据、直至 TX FIFO 满指示不再置位。  当 TX FIFO 为满时、PHY 通过将以太网数据包放在线路上来继续清空 TX FIFO。  MAC 仍必须等待、直到从 TX FIFO 中清空足够的数据、然后才能发送更多数据。

这里只有两个案例需要考虑、Obata-San。  

PHY 和 MAC 同步运行。  在这种情况下、TX FIFO 可以设置为"0x1"。

PHY 和 MAC 异步运行。  在这种情况下、TX FIFO 必须保持默认值"0x2"

此致、