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器件型号：DS92LV18 您好！
我正在使用 DS92LV18进行具有全双工 LVDS 串行器/解串器的设计。 (让我们将1侧和2侧称为两个 LVDS 侧、以指向 BIDIR 全双工操作)
1侧有一个 FPGA、用于管理时钟 TCLK 和 REFCLK。
2侧只有一个振荡器、此振荡器生成 REFCLK (TCLK 的最大值为5%)。 对于第2面的 TCLK，我想知道使用自动生成时钟是否更好：RCLK 还是使用生成 REFCLK 的振荡器。
根据您的说法，最佳做法是什么？
此致
Adrien
