Other Parts Discussed in Thread: DP83867IS
你好！
请帮帮我。 我将 Zynq-7000的处理器系统连接到 PHY DP83867IS。 运行模式为 RGMII。 DP83867IS 的电源采用牵引电源配置。 MDIO PHY_ADD 配置为0x00。 MDIO 引脚 kΩ 一个2.2k Ω 的上拉电阻器。 当电源打开时、MDIO 信号被拉至零、并且在读取 PHY 的寄存器时始终读取为零、但是时钟正常(25MHz)。 当指代 PHY 时、MDIO 信号电平为~1.0V。然后我移除芯片 PHY 信号 MDIO 正常。
你(们)好。
1、在各项中是我的原理图和 MDIO 线(黄色、~1V0)+ MDC 线(红色、~1V8)示波器图。
2. Zynq 具有禁用内部拉电流的功能。
JTAG：TMS、TDI 和 TDO 上拉至2.2kom；CLK 下拉至100om。
所有自举引脚均处于模式1。
5.我的电源序列是 VDDA2P5 -> VDDIO (1、8V)-> VDD1P0。 VDDA1P8未使用。
此致、
Pogorilko Dmitry
你(们)好。
我很抱歉。 然后我切断 了原理图的一部分、移除 了 MDIO 上的上拉电阻器的净'1P8VD_PS'。 原理图的正确部分。
我和我的朋友在下一次试探， 但没有结果：
1.移除 R110并在 Zynq 中设置上拉电阻器。 然后 全部恢复。
2.拔下针脚19、30、41的电源，并将其他1V8的电源设置为 大延迟。 然后 全部恢复。
3.Сhanged PHY 的地址为0x01。 然后 全部恢复。
4. 降低时钟信号的电平(将 C184设置为100pF)。 在这种情况下、引脚18中有一个时钟信号。
5、我们注意到的最有趣的事情是、当强制为 PHY 执行复位(引脚43设置为逻辑0)时。 在复位期间、PHY 将 MDIO 线路释放到1V8电平。
现在、我们 使用 自举引脚进行实验。
此致、
Pogorilko Dmitry
