主题中讨论的其他器件： DS32ELX0421
我们选择了 DS32ELX0124用于大型标牌项目、在该项目中、我们将通过此 IC 以菊花链形式连接多个 LED 面板(中间有 CAT6电缆)。 然后、我最近在 TI 论坛的一些主题中阅读了有关可串联器件数量限制的内容。
https://e2e.ti.com/support/interface/industrial_interface/f/142/t/638090示例
"最终将限制解串器的最大数量、因为每个 CDR 电路的 PLL 会产生抖动峰值、然后在每个冗余信号通过越来越多 的 DS32ELX0124 解串器时、该峰值将累积到每个冗余信号中。"
这肯定是错误的吗？ 这个芯片的总体想法是、它的重定时信号(几乎)总是比传入信号质量更好、并且延迟(唯一的)会受到影响。
数据表显示输入具有0.5 UI 的最小输入抖动容差，那么时钟恢复输出必须要比这更好，更干净，对吧？
在文档 http://www.ti.com/lit/ug/snla200/snla200.pdf 的底部第17页："如果实现多个菊花链跃点是给定系统的关键部分，则应考虑 DS32ELX0421/DS32ELX0124 FPGA-Link Ser/DES。 DS32ELX0124 FPGA-Link 解串器具有一个集成的重定时环路驱动器、具有输入均衡和输出去加重功能。 环路电缆驱动器电路中的重定时器可降低每个菊花链跳线之间的抖动、从而允许大量菊花链跳线"。
这与 TI 论坛的答案相矛盾。
"大数字"表示器件远不止16个、对吧？
如果每个跃点中的 CDR 已经能够恢复高达0.5 UI 的抖动、则每个跃点中累积的抖动类型是什么？
到目前为止，我们尚未测试超过4个跃点，但 在上述背景下，我认为 我们应尽快执行 大于25个跃点的测试并研究行为。
澄清这个问题会非常有帮助、因为我们的设计依赖于"大量器件菊花链跃点"。
提前感谢。
/T
