[参考译文] DP83867CR：有关 PHY 原理图实现的反馈

您好 Rob、

非常感谢您的建议、您的建议非常重要、并为您提供了很多帮助！

我对其中一个问题有疑问。

第6.1节是否仅适用于 PHY？

2.是否可以使 P10悬空？  您的意见似乎是要将其保持悬空。

我认为我计划使用的 RJ45连接器不起作用。  我已附上原理图(22.jpg)、其中显示了连接在一起的中心抽头引脚。   

我是否应该切换到磁性元件导向的连接器、如21.jpg?中的连接器

如果这在帖子中显示为图片-第一张图片是我想知道是否应该切换到的连接器、第二张图片是我当前在设计中使用的图片。

Robbie 您好！

我同意您原来选择的磁性元件并不适合 DP83867、因为中心抽头全部短接在一起。

您发布的第二个磁性元件选择图像(顶部图像)具有良好的 DP83867原理图。

此致、

哦，太棒了！

这是否意味着 TRCT1-4引脚应像您最初指出的那样通过数据表中所示的电容器接地？  我只是问、因为磁性元件看起来非常不同、我希望确保没有其他细节我会丢失。

没错。 TRCT1 -您发现的磁性元件中的 TRCT4应该具有单独的0.1uF 电容器、以将任何噪声旁路到接地。

此致、

Rob、

感谢您的评论。  我随附了一个更新的原理图、我认为它可以解决我遇到的问题。  我是否需要细分 DP83867的 JTAG 引脚？  我觉得没有问题、因为我不能对这个芯片重新编程、所以无论如何我都不能使用它们。

谢谢！

e2e.ti.com/.../Bel_5F00_RJ45_5F00_Schematics.pdf

Rob、

1.我是否出于任何原因需要从 PHY 中断开 JTAG 引脚？ 似乎我不能对他们做任何事情。
2.应使用 TD_P_A、TD_M_A 等的走线。 (PHY 和连接器/磁性元件之间的连接)是否受阻抗控制？
2A。 它们是否应与长度匹配？
2b. 我假设这也应该尽可能短？

Robbie 您好！

如果 JTAG 端口未使用、则无需将其分接。

2.是的、建议从 EMI EMC 的角度对其进行阻抗控制、以实现出色的 MDI 性能。 由于您正在进行"标准千兆位应用"、因此只需使用布局工具估算阻抗即可。

2A。 它们的长度应在100 - 200mil 范围内匹配。 这种情况非常松散、因为不管怎样、这些布线上都有符号对齐。

2b. 是的、如果可能、将 MDI 保持在最短的长度、但 MDI 布线最长为6英寸的应用很常见、不是大问题。

此致、

Rob、

感谢您的回答！  

根据您的意见：

"二. 是的、从 EMI EMC 的角度来看、建议对这些进行阻抗控制、以实现出色的 MDI 性能。 由于您正在进行"标准千兆位应用"、因此只需使用布局工具估算阻抗即可。"

您是否意味着将其估算为100欧姆差分阻抗并对 PCB 层叠和差分进行按摩。 以实现该目的吗？  例如、对于 LVDS、您以100R DIFF 终止。 并将布线阻抗设置为100R 差分。  在此应用中、我将驱动电感器、因此我的目标阻抗应该是4个差分的阻抗。 成对？

Robbie

是的、估算100R DIFF 并选择布线宽度、间距和层叠高度以实现阻抗。

MDI 的目标应为100R 差分、50欧姆 Z0。

最棒的

根据 MDI 接口、您是指 MDIO/MDC？

如果 MDIO/MDC 是50欧姆线路、它们是否需要在 FPGA 上使用50欧姆终端？

MAC 接口如何？  它们是否应该是50欧姆传输线路、FPGA 侧也应该有50个端接电阻器？

所连接 MAC 接口端的屏幕截图。