[参考译文] DS90UB935-Q1：静电测试问题

Hale、您好！

您能否提供有关您所做的哪些具体更改不起作用的更多详细信息？  

• 系统是否已正确屏蔽？
• 您是否 在 FPD-Link 线路中有 TVS 保护二极管？
• 如果您在 ESD 测试期间监控电压轨、它们是否超出允许的 VDD 范围？  

在软件方面、您是否可以尝试将寄存器0x05  PAR_ERR_THOLD_HI 设置为0xFF 并将寄存器0x06 PAR_ERR_THOLD_LO 设置为0xFF？  如果这样不起作用、请禁用 RX_CHAPTITY_CHECK_EN。

此致、

信迪

Cindy,

感谢您的支持。

上一链接是 https://e2e.ti.com/support/interface-group/interface/f/interface-forum/1237654/ds90ub935-q1-the-esd-test-failed?tisearch=e2e-sitesearch&keymatch=ESD#

原理图将发送到您的电子邮件。 您是否可以 推荐任何 TVS 器件型号？ 客户表示电视功能的影响很小、没有什么可以优化的。

Hale、您好！

我们的器件引脚具有内部 ESD 保护功能、因此外部 ESD 二极管是可选的。 需要记住的一些特性是确保 二极管具有低线路电容、良好的 IEC-61000-4-2额定值和低钳位电压。 此外、还应确保 VRWM 电压处于合适的额定值、具体取决于电压是置于 DOUT+引脚上的交流耦合电容器之前还是之后。 一个示例是 TPD1E01B04-Q1。  

此致、

信迪

Cindy,

我没有找到相关信息。 能否指出我们可以在哪里找到相关信息、以及我们需要修改寄存器的原因。

在软件方面，可以尝试将 Reg 0x05  PAR_ERR_THOLD_HI 设置为0xFF 并将 Reg 0x06 PAR_ERR_THOLD_LO 设置为0xFF 吗？  如果不起作用、请禁用 RX_CHAPTITY_CHECK_EN.

Hale、您好！

这些寄存器位于解串器中。 是否正在使用 DS90UB936解串器？  

默认情况下、DES 中的 AEQ 将检查 FPD3错误、包括奇偶校验错误。 如果检测到足够的错误、AEQ 将重新适应、从而导致器件重新锁定。 这会中断视频流。   如果 ESD 事件导致奇偶校验错误、那么增大奇偶校验错误阈值有助于缓解这种情况。

另一项硬件检查是确保所有外壳和连接器都正确接地。  建议使用优化空间的外壳、以最大限度地减小空气间隙并确保有多个接地点。

此致、

信迪

Cindy、您好！

感谢你的帮助。

我让客户测试一下 VDD、测试波形如下所示。 上电启动时电压似乎很大。 而且客户实际上找到了另一方来帮助检查包括 TV/ESD 设计在内的原理图设计。 似乎没有问题。 您知道如何减少峰值吗？ 有什么建议可以帮助减少峰值？

关于您修改软件的建议、客户也尝试过、但似乎没有用处。 关于该软件、您是否有任何建议或任何其他寄存器要修改？

在软件方面，可以尝试将 Reg 0x05  PAR_ERR_THOLD_HI 设置为0xFF 并将 Reg 0x06 PAR_ERR_THOLD_LO 设置为0xFF 吗？  如果不起作用、请禁用 RX_CHAPTITY_CHECK_EN.

Hale、您好！

您测得的电压是否进入 VDD18引脚？ 电压是否不符合器件电源引脚规格？  我在阅读您的屏幕截图时遇到困难。  

仅需确认一下、发生这些 ESD 事件时锁定是否会中断？  

其它软件建议与您所链接的 E2E 中建议的软件建议相同、您认为这些建议不能解决您的问题。 如果软件优化不起作用、我会仔细检查硬件。 它可能与布局/屏蔽相关。  

此致、

信迪

Cindy,

感谢您的支持。 稍后我将通过电子邮件分享原理图和软件。

Hale、您好！

我可以在1-2个工作日内查看原理图和脚本并提供反馈。  

此致、

信迪

Hale、您好！

以下是我对935原理图的评论：  

• 我注意到、引脚25 VDDD 在两个去耦电容器之间放置了铁氧体磁珠。 应将其放置在1.8V 电源之后、以遵循典型应用图。  
• VDDPLL_CAP 的去耦方案与数据表不同。 确保满足第6.3节"建议运行条件"中的电源引脚规格(直接在引脚上测量)。
• 铁氧体磁珠应为1k Ω@100MHz、但原理图使用120 Ω@100MHz。 确保满足电源引脚规格。

如果电源引脚规格在 ESD 测试期间超出允许的 VDD 范围、则可以尝试添加滤波电容器。

此致、

信迪

谢谢、Cindy。

您还能否检查 PCB 布局和脚本？ 我稍后会发送脚本。

很抱歉犯了个错误。

脚本已发送给您。 我稍后会将 PCB 布局发送给您。

Cindy、您好！

根据您的建议、在 EMC 测试时、显示也卡住和停止、并禁用 RX_CHAPTIFE_CHECK_EN。

如果这不起作用，请禁用 RX_chitate_Checker_EN.

Hale、您好！

我会浏览一下布局、并在1-2个工作日内提供反馈。

对于脚本、我通过电子邮件进行回复、因为他们提到了 NDA 解串器。 如果您想在 E2E 上提出相关问题、可随时在接口内部论坛上开始新主题、我们可以继续。

此致、

信迪