TI 您好：
SOC 端设置的时序如下(1个时钟通道+ 4个数据通道)：
H_ACTIVE=1920、HBP = 32、HFP = 48、HSW = 48、v_hACTIVE=720、 Vbp=4、Vfp=4、vsw=8
像素 clk=91Mhz、DSI 速率=600Mbps/通道
设计为948、 我们曾尝试测量948输出的时序、但 该值与我们在 soc 中设置的值不匹配。
请参阅<941 rugup guide.pdf >、其中根据以下公式给出了 DSI 时钟频率和视频 PCLK 之间的转换：F_PCLK =(f_DSI*N_LANES)/12、 f_PCLK =(300*4)/12=100Mhz (计算得出) 概率密度与在 SOC 上设置的91M 不一致。
941如何解析 SOC 发送的 DSI 数据？ 如何重建时钟、VFP、VBP、HFP、HBP 时间序列？
你好、
对于 PCLK = 91MHz、当具有4个信道时、DSI CLK = 273MHz、而 DSI 通道速度为每信道546 Mbps。
您还需要对 TSKIP 时序进行编程、在本例中该时序为13、因此您需要将0x1A 编程到 DSI 间接寄存器0x5。
此致、
Fadi A.
你好、Shi、
为了正确确定该问题、我们需要遵循 DSI 调试指南。
您能否告诉我、您是否已通过外部时钟和外部时序/时钟模式尝试内部时序和内部时序来完成了本指南中的任何步骤？
如果是、您能告诉我结果是什么。 这将有助于我们缩小时序问题或时钟问题等范围、并有助于我们确定它是来自 SoC 端、还是 FPD-Link 数据路径等中的问题。
e2e.ti.com/.../2705.DSI-Bringup-Guide-_2800_2_2900_.pdf
请确定您尝试过流程的哪一部分、以及它在哪里通过/失败？ (此图可在 DSI 启动指南的第8页上找到)
此致、
Fadi A.
